„„„Composants séquentielsStructuresRegistresCompteursandre.stauffer@epfl.chStructuresMachine de MOOREREGRSTEntrées CLKDécodeur DécodeurSortiesd’étatsfuturs desortieEtat_Futur Etat_PrésentD QRegistre d’étatsschéma bloc 1StructuresMachine de MEALYREGRSTEntrées CLKDécodeur DécodeurSortiesd’étatsfuturs desortieEtat_Futur Etat_PrésentD QRegistre d’étatsschéma bloc StructuresRegistre d’états à 4 bitssymbole VHDL 2StructuresRegistre d’états à 4 bitsspécification d’entitéStructuresRegistre d’états à 4 bitsarchitecture séquentielle conditionnelle 3Structuresschéma RTL (niveau transfert de registre) RegistresRegistre à décalage 8 bits (SRG)SRG8nCLR RCLK C1/A & 1D Q1BQ2Q3Q4Q5Q6Q7Q8symbole CEI 4RegistresRegistre à décalage 8 bits (SRG)operation description CLRCLEAR Q(1:8):=00000000 1SHIFT Q(1:8)<=A.B,Q(1:7) 0table des opérations RegistresRegistre à décalage 8 bits (SRG)symbole VHDL5Registresspécification d’entitéarchitecture RTL6schéma RTLRegistresRegistre à décalage bidirectionnel 4 bits (SRG)SRG4nCLR R0S0 0 MS1 1 3CLK C41/2R 1,4D Q13,4DD1D2 3,4D Q2D3 3,4D Q3D4 3,4D Q4L 2,4Dsymbole CEI 7RegistresRegistre à décalage bidirectionnel 4 bits (SRG)operation description CLR S1 S0CLEAR Q(1:4):=0000 1 - -HOLD Q(1:4)<=Q(1:4) 0 0 0SHIFT RIGHT Q(1:4)<=R,Q(1:3) 0 0 1SHIFTLEFT Q(1:4)<=Q(2:4),L 0 1 0LOAD Q(1:4)<=D(1:4) 0 1 1table des opérations RegistresRegistre à décalage bidirectionnel 4 bits ...