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Essentials of Electronic Testing for Digital, Memory, and Mixed-Signal VLSI Circuits

De
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Today's electronic design and test engineers deal with several types of subsystems, namely, digital, memory, and mixed-signal, each requiring different test and design for testability methods. This book provides a careful selection of essential topics on all three types of circuits. The outcome of testing is product quality, which means 'meeting the user's needs at a minimum cost'. The book includes test economics and techniques for determining the defect level of VLSI chips. Besides being a textbook for a course on testing, it is a complete testability guide for an engineer working on any kind of electronic device or system or a system-on-a-chip.

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TABLE OF CONTENTS
PREFACE
ABOUT THE AUTHORS
I INTRODUCTION TO TESTING
1 INTRODUCTION 1.1. . . . . . . . . . . . . . . . . . . . . . . . . . . .Testing Philosophy 1.2Role of . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Testing . 1.3Digital and Analog VLSI Testing . . . . . . . . . . . . . . . . . . . . 1.4VLSI Technology Trends Affecting Testing . . . . . . . . . . . . . . . 1.5. . . . . . . . . . . . . . . . . . . . . . . . . . . .Scope of this Book
2 VLSI TESTING PROCESS AND TEST EQUIPMENT 2.1How to Test Chips? . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.1.1Types of Testing . . . . . . . . . . . . . . . . . . . . . . . . . 2.2. . . . . . . . . . . . . . . . . . . . . . .Automatic Test Equipment 2.2.1. . . . . . . . . . . . . . . . . .Advantest Model T6682 ATE 2.2.2LTX Fusion ATE . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.2.3. . . . . . . . . . . . . . . . . . . . . . . .MultiSite Testing 2.3. . . . . . . . . . . . . . . . . . . . . .Electrical Parametric Testing 2.4Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3 TEST ECONOMICS AND PRODUCT QUALITY 3.1Test Economics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.1.1 Defining Costs . . . . . . . . . . . . . . . . . . . . . . . . . . 3.1.2Production . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3.1.3 BenefitCost Analysis . . . . . . . . . . . . . . . . . . . . . . 3.1.4Testable Design . . . . . . . . . . . . . . . . . .Economics of 3.1.5The Rule of Ten . . . . . . . . . . . . . . . . . . .. . . . . . . . 3.2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Yield . 3.3Defect Level as a . . . . . . . . . . . . . . . . . . .Quality Measure 3.3.1. . . . . . . . . . . . . . . . . . . . . . .Test Data Analysis . 3.3.2. . . . . . . . . . . . . . . . . . . . .Defect Level Estimation
xv
xvii
1 3 4 6 7 9 15
17 18 18 24 24 28 29 30 34
35 36 36 38 41 42 44 44 47 48 50
viii
3.4
Summary
TABLEOFCONTENTS
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4 FAULT MODELING 4.1. . . . . . . . . . . . . . . . . . . . . . .Defects, Errors, and Faults 4.2. . . . . . . . . . . . . . . . . .Functional Versus Structural Testing 4.3. . . . . . . . . . . . . . . . . . . . . . . . . .Levels of Fault Models 4.4Fault Models A Glossary of . . . . . . . . . . . . . . . . . . . . . . . 4.5Fault . Single Stuckat . . . . . . . . . . . . . . . . . . . . . . . . . . 4.5.1Fault Equivalence . . . . . . . . . . . . . . . . . . . . . . . . 4.5.2Equivalence of Single Stuckat Faults . . . . . . . . . . . . . . 4.5.3. . . . . . . . . . . . . . . . . . . . . . . . .Fault Collapsing 4.5.4. . . . . . . . . .Fault Dominance and Checkpoint Theorem 4.5.5Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
II
TEST METHODS
5 LOGIC AND FAULT SIMULATION 5.1Simulation for Design Verification . . . . . . . . . . . . . . . . . . . . 5.2Simulation for Test Evaluation . . . . . . . . . . . . . . . . . . . . . 5.3Modeling Circuits for Simulation . . . . . . . . . . . . . . . . . . . . 5.3.1. . . . . . . . . . .Modeling Levels and Types of Simulators 5.3.2Hierarchical Connectivity Description . . . . . . . . . . . . . 5.3.3Gatelevel Modeling of MOS Networks . . . . . . . . . . . . . 5.3.4Modeling Signal States . . . . . . . . . . . . . . . . . . . . . . 5.3.5. . . . . . . . . . . . . . . . . . . . . . . . . . . . .Timing . 5.4. . . . . . . . . . . . . . . . .Algorithms for TrueValue Simulation 5.4.1CompiledCode Simulation . . . . . . . . . . . . . . . . . . . 5.4.2. . . . . . . . . . . . . . . . . . . .EventDriven Simulation . 5.5Algorithms for Fault Simulation . . . . . . . . . . . . . . . . . . . . . 5.5.1Serial Fault Simulation. . . . . . . . . . . . . . . . . . . . . . . . . . . 5.5.2. . . . . . . . . . . . . . . . . . . .Parallel Fault Simulation 5.5.3Simulation . . . . . . . . . . . . . . . . . . .Deductive Fault 5.5.4. . . . . . . . . . . . . . . . . .Concurrent Fault Simulation 5.5.5. . . . . . . . . . . . . . .Roth’s TESTDETECT Algorithm 5.5.6. . . . . . . . . . . . . . . . . .Differential Fault Simulation 5.6. . . . . . . . . . . . . . . .Statistical Methods for Fault Simulation 5.6.1. . . . . . . . . . . . . . . . . . . . . . . . . .Fault Sampling 5.7Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
6 TESTABILITY MEASURES 6.1SCOAP Controllability and Observability . . . . . . . . . . . . . . . 6.1.1Measures . Combinational SCOAP . . . . . . . . . . . . . . . 6.1.2. . . . . . . . . . . . . . . .Combinational Circuit Example . 6.1.3Sequential SCOAP Measures . . . . . . . . . . . . . . . . . .
53
57 57 59 60 60 70 72 73 74 75 78
81
83 83 88 91 91 93 94 96 98 101 102 103 105 106 107 109 113 116 117 120 121 125
129 131 132 134 140
TABLE OF CONTENTS
6.2 6.3
6.1.4 Sequential Circuit Example . . . . . . . . . . . . . . . . . . . HighLevel Testability Measures . . . . . . . . . . . . . . . . . . . . . Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ix
142 148 150
7 COMBINATIONAL CIRCUIT TEST GENERATION155 7.1. . . . . . . . . . . . . . . . . . . .Algorithms and Representations 156 7.1.1Functional Test . . . . . . . . . . . . . . . . .Structural vs. 156 7.1.2Definition of Automatic TestPattern Generator . . . . . . .157 7.1.3. . . . . . . . . . . . . . . . . . .Search Space Abstractions . 158 7.1.4Algorithm Completeness . . . . . . . . . . . . . . . . . . . . .159 7.1.5ATPG Algebras . . . . . . . . . . . . . . . . . . . . . . . . .159 7.1.6. . . . . . . . . . . . . . . . . . . . . . . . .Algorithm Types 160 7.2. . . . . . . . . . . . . . . . . . .(RID) . Redundancy Identification 168 7.3Testing as a Global Problem . . . . . . . . . . . . . . . . . . . . . . .172 7.4Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .172 7.5Significant Combinational ATPG Algorithms . . . . . . . . . . . . .176 7.5.1. . . . . . . . . . . . . .DCalculus and DAlgorithm (Roth) 176 7.5.2PODEM (Goel) . . . . . . . . . . . . . . . . . . . . . . . . . .186 7.5.3FAN (Fujiwara and Shimino) . . . . . . . . . . . . . . . . . .192 7.5.4. . . . . . . . . . . . . . . . . . . . . .Advanced Algorithms 197 7.6Test Generation Systems . . . . . . . . . . . . . . . . . . . . . . . . .204 7.7Test Compaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . .205 7.8. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Summary . 206
8 SEQUENTIAL CIRCUIT TEST GENERATION211 8.1. . . . . . . . . . . . .ATPG for SingleClock Synchronous Circuits 212 8.1.1. . . . . . . . . . . . . . . . . . . . . .A Simplified Problem 214 8.2 TimeFrame Expansion Method . . . . . . . . . . . . . . . . . . . . .214 8.2.1. . . . . . . . . . . . . . . . . . . .Use of NineValued Logic 216 8.2.2Development of . . . . . . .TimeFrame Expansion Methods 218 8.2.3Approximate Methods . . . . . . . . . . . . . . . . . . . . . .222 8.2.4TimeFrame Expansion Methods Implementation of . . . . .222 8.2.5Complexity of Sequential ATPG . . . . . . . . . . . . . . . .225 8.2.6CycleFree Circuits . . . . . . . . . . . . . . . . . . . . . . . .225 8.2.7Cyclic Circuits . . . . . . . . . . . . . . . . . . . . . . . . . .229 8.2.8. . . . . . . . . . .Clock Faults and MultipleClock Circuits 231 8.2.9. . . . . . . . . . . . . . . . . . . . . .Asynchronous Circuits 232 8.3. . . . . . . . . . . . . .SimulationBased Sequential Circuit ATPG 238 8.3.1. . . . . . . . . . . . . . . . . . . . . .CONTEST Algorithm 239 8.3.2Genetic Algorithms . . . . . . . . . . . . . . . . . . . . . . . .246 8.4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Summary . 248
x TABLE OF CONTENTS
9 MEMORY TEST 9.1. . . . . . . . . . . . . . . . . .Memory Density and Defect Trends 9.2Notation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.3Faults . . . . . . . . . . . . . . . . . . . . . . . . . . . .. . . . . . . 9.3.1Fault Manifestations . . . . . . . . . . . . . . . . . . . . . . . 9.3.2Failure Mechanisms . . . . . . . . . . . . . . . . . . . . . . . 9.4Memory Test Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.5. . . . . . . . . . . . . . . . . . . . . . . . . . .March Test Notation 9.6Fault Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9.6.1. . . . . . . . . . . . . . . . .Diagnosis Versus Testing Needs 9.6.2. . . . . . . . . . . . . . . . . . .Reduced Functional Faults 9.6.3Relation Between Fault Models and Physical Defects . . . . . 9.6.4Multiple Fault Models . . . . . . . . . . . . . . . . . . . . . . 9.6.5Frequency of Faults . . . . . . . . . . . . . . . . . . . . . . . 9.7. . . . . . . . . . . . . . . . . . . . . . . . . . . . .Memory Testing 9.7.1. . . . . . . . . .Functional RAM Testing with March Tests 9.7.2Testing RAM Neighborhood PatternSensitive Faults . . . . . 9.7.3Testing RAM Technology and LayoutRelated Faults . . . . . 9.7.4RAM Test Hierarchy . . . . . . . . . . . . . . . . . . . . . . . 9.7.5Cache RAM Chip Testing . . . . . . . . . . . . . . . . . . . . 9.7.6. . . . . . . . . . . . . . . . .Functional ROM Chip Testing 9.7.7. . . . . . . . . . . . . . . . . .Electrical Parametric Testing 9.8Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
10 DSPBASED ANALOG AND MIXEDSIGNAL TEST 10.1. . . . . . . . . . . . . . . .Analog and MixedSignal Circuit Trends 10.2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Definitions . 10.3Functional DSPBased Testing . . . . . . . . . . . . . . . . . . . . . 10.3.1Concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10.3.2DSPBased Testers . . . . . . . . . . . . . . . .Mechanism of 10.3.3. . . . . . . . . . . . . . . . . . . . . . .Waveform Synthesis 10.3.4Waveform Sampling and Digitization . . . . . . . . . . . . . . 10.4. . . . . . . . . . . . . . . .Static ADC and DAC Testing Methods 10.4.1Transmission vs. . . . . . . . . . . . . .Intrinsic Parameters 10.4.2Uncertainty and Distortion in Ideal ADCs . . . . . . . . . . . 10.4.3DAC Transfer Function Error . . . . . . . . . . . . . . . . . . 10.4.4. . . . . . . . . . . . . . . . . .ADC Transfer Function Error 10.4.5Flash ADC Testing Methods . . . . . . . . . . . . . . . . . . 10.4.6DAC Testing Methods . . . . . . . . . . . . . . . . . . . . . . 10.5. . . . . .Realizing Emulated Instruments Using Fourier Transforms 10.5.1Fourier Voltmeter . . . . . . . . . . . . . . . . . . . . . . . . 10.5.2. .Testing of Analog Devices Using NonCoherent Sampling 10.5.3. . . . . . . . . . . . . . . . . .Coherent MultiTone Testing 10.5.4. . . . . . . . . . . . . . . . . . . . .ATE Vector Operations
253 255 258 259 259 260 261 262 263 265 266 276 278 281 284 284 286 294 295 296 300 301 306
309 309 314 317 317 319 320 322 322 323 325 325 326 327 332 335 345 350 356 364
TABLE OF CONTENTS
xi
10.6CODEC Testing . . . . . . . . . . . . . . . . . . . . . . . . . . . . .366 10.6.1. . . . . . . .Considerations for CODEC Performance Tests 369 10.6.2CODEC Tests . . . . . . . . . . . . . . . . . . . . . . . . . .372 10.7. . . . . . . . . . . . .Dynamic Flash ADC Testing FFT Technique 376 10.8Advanced Topics . . . . . . . . . . . . . . . . . . . . . . . . . . . . .377 10.8.1Event Digitization . . . . . . . . . . . . . . . . . . . . . . . .377 10.8.2 Measuring Random Noise . . . . . . . . . . . . . . . . . . . .380 10.9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Summary . 382
11 MODELBASED ANALOG AND MIXEDSIGNAL TEST385 11.1Analog Testing Difficulties . . . . . . . . . . . . . . . . . . . . . . . .386 11.2Analog Fault . . . . . . . . . . . . . . . . . . . . . . . . . .Models . 387 11.3Levels of Abstraction . . . . . . . . . . . . . . . . . . . . . . . . . . .389 11.4 Types of Analog Testing . . . . . . . . . . . . . . . . . . . . . . . . .389 11.5 Analog Fault Simulation . . . . . . . . . . . . . . . . . . . . . . . . .390 11.5.1Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . .391 11.5.2 DC Fault Simulation of Nonlinear Circuits . . . . . . . . . . .391 11.5.3. . . . . . . . . .Linear Analog Circuit AC Fault Simulation 395 11.5.4 MonteCarlo Simulation . . . . . . . . . . . . . . . . . . . . .397 11.6 Analog Automatic TestPattern Generation . . . . . . . . . . . . . .397 11.6.1ATPG Using Sensitivities . . . . . . . . . . . . . . . . . . . .398 11.6.2 ATPG Using Signal Flow Graphs . . . . . . . . . . . . . . . .406 11.6.3. . . . . . . . . . . . . . . . . . . . . . .Additional Methods 413 11.7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Summary . 413
12 DELAY TEST 12.1 Delay Test Problem . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.2PathDelay Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12.2.1 Test Generation for Combinational Circuits . . . . . . . . . . 12.2.2Number of . . . . . . . . . . . . . . . . . .Paths in a Circuit 12.3. . . . . . . . . . . . . . . . . . . . . . . . . . . . .Transition Faults 12.4Delay Test Methodologies . . . . . . . . . . . . . . . . . . . . . . . . 12.4.1 SlowClock Combinational Test . . . . . . . . . . . . . . . . . 12.4.2EnhancedScan Test . . . . . . . . . . . . . . . . . . . . . . . 12.4.3. . . . . . . . . . . . . . . . . .NormalScan Sequential Test 12.4.4 VariableClock NonScan Sequential Test . . . . . . . . . . . 12.4.5 RatedClock NonScan Sequential Test . . . . . . . . . . . . . 12.5. . . . . . . . . . . . . . .Practical Considerations in Delay Testing 12.5.1. . . . . . . . . . . . . . . . . . . . . . . . .AtSpeed Testing 12.6Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
417 417 420 424 427 428 429 429 430 431 432 434 434 435 436
13 IDDQ TEST439 13.1Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .439 13.2. . . . . . . . . . . . . . . . . . . .Faults Detected by Tests . 441 13.3 Testing Methods . . . . . . . . . . . . . . . . . . . . . . . . . .446
xii
TABLE OF CONTENTS
13.3.1. . . . . . . . . . . . . . . . . .Fault Coverage Metrics 13.3.2 Test Vector Selection from StuckFault Vector Sets . . 13.3.3Instrumentation Problems . . . . . . . . . . . . . . . . . . . . 13.3.4 Current Limit Setting . . . . . . . . . . . . . . . . . . . . . . 13.4Surveys of Testing Effectiveness . . . . . . . . . . . . . . . . . 13.5 Limitations of Testing . . . . . . . . . . . . . . . . . . . . . . . 13.6Delta Testing . . . . . . . . . . . . . . . . . . . . . . . . . . . 13.7BuiltIn Current Testing . . . . . . . . . . . . . . . . . . . . . 13.8 Design for Testability . . . . . . . . . . . . . . . . . . . . . . . 13.9 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
III DESIGN FOR TESTABILITY
14 DIGITAL DFT AND SCAN DESIGN 14.1 AdHoc DFT Methods . . . . . . . . . . . . . . . . . . . . . . . . . . 14.2Scan Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.2.1Scan Design Rules . . . . . . . . . . . . . . . . . . . . . . . . 14.2.2Tests for Scan Circuits . . . . . . . . . . . . . . . . . . . . . . 14.2.3. . . . . . . . . . . . . . . . . . . . .Multiple Scan Registers 14.2.4. . . . . . . . . . . . . . . . . . . .Scan Design Overheads of 14.2.5. . . . . . . . . . . . . . . . . . . . . . . . . .Design Automation 14.2.6. . . . . . .Physical Design and Timing Verification of Scan 14.3 PartialScan Design . . . . . . . . . . . . . . . . . . . . . . . . . . . 14.4Scan . . . . . . . . . . . . . . . . . . . . . . . . . . . .Variations of 14.5Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
446 448 451 452 453 455 456 458 460 460
463
465 466 467 469 471 474 474 477 479 479 483 485
15 BUILTIN SELFTEST489 15.1 The Economic Case for BIST . . . . . . . . . . . . . . . . . . . . . .490 15.1.1Chip/Board Area Cost vs. Tester Cost . . . . . . . . . . . . .492 15.1.2 Chip/Board Area Cost vs. System Downtime Cost . . . . . .494 15.2Random Logic BIST . . . . . . . . . . . . . . . . . . . . . . . . . . .495 15.2.1 Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . .495 15.2.2BIST Process . . . . . . . . . . . . . . . . . . . . . . . . . . .496 15.2.3BIST Pattern Generation . . . . . . . . . . . . . . . . . . . .498 15.2.4. . . . . . . . . . . . . . . . . .BIST Response Compaction . 512 15.2.5Builtin Logic Block Observers . . . . . . . . . . . . . . . . .519 15.2.6TestPerClock BIST Systems . . . . . . . . . . . . . . . . . .521 15.2.7TestPerScan BISTSystems . . . . . . . . . . . . . . . . . .521 15.2.8Circular SelfTest Path System . . . . . . . . . . . . . . . . .525 15.2.9Circuit Initialization . . . . . . . . . . . . . . . . . . . . . . .526 15.2.10 Device Level BIST . . . . . . . . . . . . . . . . . . . . . . . .526 15.2.11 Test Point Insertion . . . . . . . . . . . . . . . . . . . . . . .528 15.3 Memory BIST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .529 15.3.1 Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . .530
TABLEOFCONTENTS
15.3.2March Test SRAM BIST . . . . . . . . . . . . . . . . . . . . 15.3.3. . . . . . . . . . . . . . . . . . . .SRAM BIST with MISR . 15.3.4. .Neighborhood Pattern Sensitive Fault Test DRAM BIST 15.3.5. . . . . . . . . . . . . . . .Transparent Memory BIST Tests 15.3.6Complex Examples . . . . . . . . . . . . . . . . . . . . . . . . 15.4. . . . . . . . . . . . . . . . . . . . . . . . . . . .Delay Fault BIST . 15.5Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
xiii
532 534 536 539 539 540 543
16 BOUNDARY SCAN STANDARD549 16.1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Motivation . 550 16.1.1. . . . . . . . . . . . . . . . . . . . . . .Purpose of Standard 552 16.2. . . . . . . . . . . . . .System Configuration with Boundary Scan 553 16.2.1and Port . . . . . . . . . . . . . . . . . . . .TAP Controller 553 16.2.2Boundary ScanTest Instructions. . . . . . . . . . . . . . . . 557 16.2.3Pin Constraints of the Standard . . . . . . . . . . . . . . . .564 16.3Boundary Scan Description Language . . . . . . . . . . . . . . . . .569 16.3.1BSDL Description Components . . . . . . . . . . . . . . . . .570 16.3.2Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . .571 16.4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Summary . 572
17 ANALOG TEST BUS STANDARD575 17.1. . . . . . . . . . . . . . . . . .Analog Circuit Design for Testability 576 17.2Analog Test Bus (ATB) . . . . . . . . . . . . . . . . . . . . . . . . .576 17.2.1. . . . . . . . . . . . . . . . . . . . .Targeted Analog Faults 577 17.2.2(ATAP) . Analog Test Access Port . . . . . . . . . . . . . . .579 17.2.3. . . . . . . . . . . . . . .Test Bus Interface Circuit (TBIC) 580 17.2.4. . . . . . . . . . . . . . .Analog Boundary Module (ABM) 583 17.2.5. . . . . . . . . . . . . . . .Instructions for 1149.4 Standard 585 17.2.6Other 1149.4 Standard Features . . . . . . . . . . . . . . . .589 17.3Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .591
18 SYSTEM TEST AND COREBASED DESIGN 18.1System Test Problem Defined . . . . . . . . . . . . . . . . . . . . . . 18.2Functional Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18.2.1. . . . . . . . . . . . . . . . . . . . . . .Microprocessor Test 18.3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Diagnostic Test 18.3.1Fault Dictionary . . . . . . . . . . . . . . . . . . . . . . . . . 18.3.2Diagnostic Tree . . . . . . . . . . . . . . . . . . . . . . . . . . 18.3.3. . . . . . . . . . . . . . . . . . . . .A System Test Example 18.4Testable System Design . . . . . . . . . . . . . . . . . . . . . . . . . 18.5CoreBased Design and TestWrapper . . . . . . . . . . . . . . . . . 18.6A Test Architecture for SystemonaChip (SOC) . . . . . . . . . . . 18.7An Integrated Design and Test Approach . . . . . . . . . . . . . . . 18.8Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
595 596 597 598 598 599 600 602 604 606 607 608 610
xiv
19 THE FUTURE OF TESTING
TABLE OF CONTENTS
613
A CYCLIC REDUNDANCY CODE THEORY615 A.1. . . . . . . . . . . . . . . . . . . . . . . . . .Polynomial Multiplier 616 A.2. . . . . . . . . . . . . . . . . . . . . . . . . . . .Polynomial Divider 617
B PRIMITIVE POLYNOMIALS OF DEGREE 1 TO 100
C BOOKS ON TESTING C.1General and Tutorial . . . . . . . . . . . . . . . . . . . . . . . . . . . C.2Analog and MixedSignal Circuit Test . . . . . . . . . . . . . . . . . C.3ATE, Test Programming, and Production Test . . . . . . . . . . . . C.4Board and MCM Test and Boundary Scan . . . . . . . . . . . . . . . C.5BuiltIn SelfTest . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C.6Delay Fault Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C.7. . . . . . . . . . . . . . . . . . . . . . . .. . Design for Testability C.8Fault Modeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C.9Fault Tolerance and Diagnosis . . . . . . . . . . . . . . . . . . . . . . C.10Formal Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . C.11HighLevel Test and Verification . . . . . . . . . . . . . . . . . . . . C.12Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C.13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Memory Test C.14. . . . . . . . . . . . . . . . . .Microprocessor Verification and Test C.15. . . . . . . . . . . . . . . . . . .Semiconductor Defect Mechanisms C.16. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .System Test C.17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Test Economics C.18Test Evaluation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C.19Test Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . .. C.20Periodicals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . C.21Conferences and Workshops . . . . . . . . . . . . . . . . . . . . . . . C.22Web Sites . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BIBLIOGRAPHY
INDEX
619
621 621 622 622 623 624 624 624 625 625 625 626 626 626 627 627 627 627 628 628 628 629 629
631
671
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