Intrinsic hardware evolution on the transistor level [Elektronische Ressource] / presented by Jörg Langeheine

DISSERTATIONsubmittedto theCombinedFacultiesfortheNatural Sciences and forMathematicsoftheRupertus CarolaUniversityofHeidelberg,GermanyforthedegreeofDoctorofNatural Sciencespresented byDiplom-Physicist: Jörg Langeheineborn in: EssenHeidelberg, July 6, 2005IntrinsicHardwareEvolutionontheTransistorLevelGutachter: Prof. Dr. Karlheinz MeierProf. Dr. Norbert HerrmannZusammenfassungIntrinsischeHardware-Evolution vonTransistorschaltungen -Diese Arbeit stellt einen neuartigen Ansatz zur automatisierten Synthese analoger Schaltungen vor.Evolutionäre Algorithmen werden dazu benutzt, analoge Schaltungen zu generieren, die auf einemeigens dafür entworfenem Mikrochip, der als analoges Substrat fungiert, getestet werden. Die Tat-sache, dass die Güte der von dem evolutionären Algorithmus generierten Schaltungen durch einenTest auf dem oben genannten Mikrochip erfolgt, hat zwei Vorteile. Einerseits kann es den kün-stlichen Evolutionsprozeß beschleunigen, da der Test einer Schaltung oft schneller erfolgen kann alsseine Simulation. Andererseits garantiert diese Vorgehensweise, dass die evolutionierten Schaltun-gen tatsächlich auf einem echten Chip funktionieren. Die oben beschriebene Methode wird durchein Hardware-Evolutionssystem realisiert, das aus den folgenden Komponenten besteht: Einem IBMkompatiblenComputer,aufdemderevolutionäreAlgorithmusabläuft,einerFPGAbasiertengemischtanalogen-digitalen Messkarte und dem analogen Substrat.
Publié le : samedi 1 janvier 2005
Lecture(s) : 20
Source : ARCHIV.UB.UNI-HEIDELBERG.DE/VOLLTEXTSERVER/VOLLTEXTE/2005/5734/PDF/LANGEHEINE_DISSERTATION.PDF
Nombre de pages : 384
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DISSERTATION
submittedto the
CombinedFacultiesfortheNatural Sciences and forMathematics
oftheRupertus CarolaUniversityof
Heidelberg,Germany
forthedegreeof
DoctorofNatural Sciences
presented by
Diplom-Physicist: Jörg Langeheine
born in: Essen
Heidelberg, July 6, 2005IntrinsicHardwareEvolutionontheTransistorLevel
Gutachter: Prof. Dr. Karlheinz Meier
Prof. Dr. Norbert HerrmannZusammenfassung
IntrinsischeHardware-Evolution vonTransistorschaltungen -
Diese Arbeit stellt einen neuartigen Ansatz zur automatisierten Synthese analoger Schaltungen vor.
Evolutionäre Algorithmen werden dazu benutzt, analoge Schaltungen zu generieren, die auf einem
eigens dafür entworfenem Mikrochip, der als analoges Substrat fungiert, getestet werden. Die Tat-
sache, dass die Güte der von dem evolutionären Algorithmus generierten Schaltungen durch einen
Test auf dem oben genannten Mikrochip erfolgt, hat zwei Vorteile. Einerseits kann es den kün-
stlichen Evolutionsprozeß beschleunigen, da der Test einer Schaltung oft schneller erfolgen kann als
seine Simulation. Andererseits garantiert diese Vorgehensweise, dass die evolutionierten Schaltun-
gen tatsächlich auf einem echten Chip funktionieren. Die oben beschriebene Methode wird durch
ein Hardware-Evolutionssystem realisiert, das aus den folgenden Komponenten besteht: Einem IBM
kompatiblenComputer,aufdemderevolutionäreAlgorithmusabläuft,einerFPGAbasiertengemischt
analogen-digitalen Messkarte und dem analogen Substrat. Dieses ist durch ein Field Programmable
Transistor Array (FPTA) realisiert, dessen programmierbare Transistorzellen fast beliebig miteinan-
der verschaltet werden können. Die Abmessungen des Transistorkanals können in jeder Transis-
torzelleaus75verschiedenen Kombinationen ausgewählt werden. DerMikrochipistineinem0.6µm
CMOS Prozeß hergestellt worden und stellt vielfältige Möglichkeiten analoge Signale anzulegen und
auszulesen zur Verfügung. Die Konfiguration des FPTA wird in SRAM Zellen gespeichert, die
in die programmierbaren Transistorzellen eingebettet sind. In dieser Arbeit wird das Hardware-
Evolutionssystem fürdiekünstliche EvolutioneinerVielzahlverschiedener Schaltungstypen verwen-
det. Die Zielschaltungen sind: Logische Gatter, Schaltkreise mit einer Gauß’schen Ausgangscharak-
teristik, D/A Wandler, Tief- und Hochpaßfilter, Tondiskriminatoren und Komparatoren. Die Ergeb-
nissederExperimente werdengründlich analysiert undmitanderen publizierten Arbeitenverglichen.
Abstract
IntrinsicHardwareEvolutionontheTransistorLevel-
Thisthesispresentsanovelapproachtotheautomatedsynthesisofanalogcircuits. Evolutionaryalgo-
rithms areused inconjunction withafitnessevaluation onadedicated ASICthat serves asthe analog
substrate for the newly bred candidate solutions. The advantage of evaluating the candidate circuits
directly inhardware istwofold. First, itmayspeed uptheevolutionary algorithms, because hardware
tests can usually be performed faster than simulations. Second, the evolved circuits are guaranteed
to work on a real piece of silicon. The proposed approach is realized as ahardware evolution system
consisting of an IBM compatible general purpose computer that hosts the evolutionary algorithm, an
FPGA-based mixed signal test board, and the analog substrate. The latter one is designed as a Field
Programmable Transistor Array (FPTA) whose programmable transistor cells can be almost freely
connected. Thetransistor cellscanbeconfigured toadoptoneoutof75different channel geometries.
Thechipwasproducedina0.6µmCMOSprocessandprovidesamplemeansfortheinputandoutput
ofanalogsignals. TheconfigurationisstoredinSRAMcellsembeddedintheprogrammabletransistor
cells. The hardware evolution system is used for numerous evolution experiments targeted at a wide
variety of different circuit functionalities. These comprise logic gates, Gaussian function circuits,
D/A converters, low- and highpass filters, tone discriminators, and comparators. The experimental
results are thoroughly analyzed and discussed with respect torelated work.Contents
Introduction 1
I Foundations 7
1 CMOSAnalogCircuitDesign 9
1.1 CMOSTransistors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.1.1 Physical Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.1.2 Simple LowFrequency Transistor Model . . . . . . . . . . . . . . . . . . . 11
1.1.3 Capacitances ofCMOSTransistors . . . . . . . . . . . . . . . . . . . . . . 14
1.2 Linear Devices inCMOSTechnology . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.2.1 Resistors in CMOStechnology . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.2.2 Capacitors inCMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
1.3 CMOSSwitches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
1.3.1 SwitchParasitics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
1.3.2 Dynamic Operation: Sample and HoldCircuits . . . . . . . . . . . . . . . . 19
1.4 Simulation and Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.4.1 MOSFETModeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.4.2 Analysis Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.4.3 Influence of Temperature and Device Mismatch . . . . . . . . . . . . . . . . 23
1.4.4 Comment onCircuit Simulations inEvolutionary Algorithms . . . . . . . . 24
1.5 Design Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2 EvolutionaryAlgorithmsinaNutshell 27
2.1 Biological Inspiration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.1.1 Darwinian Evolution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.1.2 Genetic Principles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.1.3 Ontogenesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.2 Overview ofEvolutionary Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.2.1 Operation Principle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.2.2 Components ofan Evolutionary Algorithm . . . . . . . . . . . . . . . . . . 32
2.2.3 Selection Schemes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
2.3 Dialects ofEvolutionary Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.3.1 Genetic Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.3.2 Evolution Strategies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
2.3.3 Genetic Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
2.3.4 A Noteon EAParameters . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
2.4 Evolutionary Algorithms asGlobal Optimizers . . . . . . . . . . . . . . . . . . . . 45
III Contents
2.4.1 Global Optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.4.2 Model-Free Heuristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.4.3 NoFreeLunch Theorem . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.4.4 Implications of theStochastic Nature ofEvolutionary Algorithms . . . . . . 47
2.5 Extensions and Refinements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
2.5.1 Distributed Populations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
2.5.2 Multi Objective Evolution . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
II EvolutionSystem 49
3 ImplementationoftheFPTA 51
3.1 Rationale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
3.1.1 TheVeryIdea of the Programmable Transistor Array . . . . . . . . . . . . . 52
3.1.2 Target Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
3.2 Architecture ofthe FPTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
3.3 Programmable Transistor CellArray . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3.3.1 Transistor CellArchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3.3.2 Routing Concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
3.3.3 Programmable Transistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
3.3.4 SwitchDimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
3.3.5 Parasitic Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
3.3.6 Layout of theProgrammable Transistor Cell . . . . . . . . . . . . . . . . . . 67
3.4 SRAMfor Configuration Storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
3.4.1 SRAMCell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.4.2 SRAMArchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.4.3 SRAM:IO-Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
3.4.4 SRAM:Concluding Remarks . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.5 IO-Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.5.1 Functionality of the IO-cells . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.5.2 Architecture ofthe IO-Cells . . . . . . . . . . . . . . . . . . . . . . . . . . 80
3.5.3 Configuration ofthe IO-cells . . . . . . . . . . . . . . . . . . . . . . . . . . 81
3.5.4 Sampleand Hold Units: TheAnalog Perspective . . . . . . . . . . . . . . . 84
3.5.5 Layout of anIO-Cell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
3.6 Inner-Cell Signal Probing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
3.6.1 Inner-Cell Probing Concept . . . . . . . . . . . . . . . . . . . . . . . . . . 88
3.6.2 Implementation of the Inner-cell Probing . . . . . . . . . . . . . . . . . . . 88
3.7 FamilyofRail-to-Rail Operational Amplifiers . . . . . . . . . . . . . . . . . . . . . 92
3.7.1 IO-cell Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
3.7.2 Global Output Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
3.7.3 CellBuffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
3.7.4 Summaryof Simulated Performance . . . . . . . . . . . . . . . . . . . . . . 95
3.8 Measurement of DieTemperature . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
3.9 Layout of theComplete Chip . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.10 Yield Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
3.11 Comparison of theHeidelberg and JPL FPTAChips. . . . . . . . . . . . . . . . . . 102Contents III
4 EvolutionSystem 105
4.1 Overview ofthe Evolution System . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
4.2 Mixed-Signal TestEnvironment . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
4.2.1 Electrical TestSystem: Background . . . . . . . . . . . . . . . . . . . . . . 107
4.2.2 TestEnvironment: Digital Part . . . . . . . . . . . . . . . . . . . . . . . . . 108
4.2.3 Analog Signal Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
4.3 Hardware Control Software . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
4.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
4.3.2 Analog TestEngine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
4.4 DarkGAQTSoftware Package . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
4.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
4.4.2 Multithreading Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 126
4.4.3 Implementation ofthe Evolutionary Algorithm . . . . . . . . . . . . . . . . 128
III ExperimentsandResults 131
5 EvolutionofQuasi-DCSolutions 133
5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
5.1.1 Rationale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
5.1.2 Related Work . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
5.2 Experimental Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
5.2.1 Problem Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
5.2.2 Geometrical Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
5.2.3 Overview ofthe Experiments . . . . . . . . . . . . . . . . . . . . . . . . . 139
5.2.4 GAParameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
5.2.5 Verification Tests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
5.3 Results: Evolution ofLogic Gates I . . . . . . . . . . . . . . . . . . . . . . . . . . 141
5.4 Results: Evolution ofLogic Gates II . . . . . . . . . . . . . . . . . . . . . . . . . . 144
5.4.1 Overview overthe Results ofall Runs . . . . . . . . . . . . . . . . . . . . . 144
5.4.2 Output Characteristic of theBest Evolved Gates . . . . . . . . . . . . . . . . 146
5.4.3 Performance Comparison forDifferent Tests . . . . . . . . . . . . . . . . . 148
5.5 Results: Evolution ofDCV-V Gaussian Circuits . . . . . . . . . . . . . . . . . . . . 150
5.5.1 Overview overAllExperiments . . . . . . . . . . . . . . . . . . . . . . . . 150
5.5.2 Output Characteristic of theBest Evolved Circuits . . . . . . . . . . . . . . 150
5.5.3 Verification Measurements . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
5.6 Discussion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
6 EvolutionofDigital-to-analog Converters 155
6.1 Experimental Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
6.1.1 Problem Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
6.1.2 Overview ofthe Experiments . . . . . . . . . . . . . . . . . . . . . . . . . 157
6.1.3 Fitness Function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
6.1.4 TestPatterns . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
6.1.5 GAParameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
6.2 Results forSeries FW1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
6.2.1 Root MeanSquare Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
6.2.2 Nonlinearity, Offset and GainError . . . . . . . . . . . . . . . . . . . . . . 161IV Contents
6.3 Comparison of theFiveDifferent Series ofExperiments . . . . . . . . . . . . . . . . 164
6.3.1 RootMean Square Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
6.3.2 Offset, Gain and Nonlinearities . . . . . . . . . . . . . . . . . . . . . . . . 167
6.3.3 Bestper Series Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
6.4 Generalizability of the Results of SeriesFW1and FWB4 . . . . . . . . . . . . . . . 173
6.4.1 Verification ataSecond TimeScale . . . . . . . . . . . . . . . . . . . . . . 173
6.4.2 Performance on aSecond Chip . . . . . . . . . . . . . . . . . . . . . . . . . 174
6.5 Discussion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
7 EvolutionofFilters 181
7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
7.1.1 Conventional Design ofAnalog VLSIFilters in aNutshell . . . . . . . . . . 182
7.1.2 Related Work . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
7.2 Evaluation of the Magnitude Response . . . . . . . . . . . . . . . . . . . . . . . . . 194
7.2.1 M1: Transfer Function from the Step Response . . . . . . . . . . . . . . . . 194
7.2.2 M2: Magnitude Response from the MeanSignal Power . . . . . . . . . . . . 196
7.2.3 M3: Magnitude Response from Fourier Analyzed Sinusoidal Stimuli . . . . 198
7.2.4 Noise Floor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
7.2.5 ListofAllTestModes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
7.2.6 Randomization for Time-Dependent Experiments . . . . . . . . . . . . . . . 208
7.3 Evolving LowPassFilters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
7.3.1 Experimental Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
7.3.2 Illustration and Discussion of the Different TestModes . . . . . . . . . . . . 212
7.3.3 Reproducibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
7.3.4 Comparison ofDifferent Experiments . . . . . . . . . . . . . . . . . . . . . 218
7.3.5 Comparison ofDifferent Series ofExperiments . . . . . . . . . . . . . . . . 222
7.3.6 Migration to aSecond Chip . . . . . . . . . . . . . . . . . . . . . . . . . . 227
7.4 Evolving LPFson Different Frequency Scales . . . . . . . . . . . . . . . . . . . . . 229
7.4.1 Experimental Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
7.4.2 Output Behavior for the Best-Of-Experiment Circuits . . . . . . . . . . . . . 229
7.4.3 Statistical Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231
7.4.4 Migration to aSecond Chip . . . . . . . . . . . . . . . . . . . . . . . . . . 232
7.5 HighPassFilter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
7.5.1 Experimental Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233
7.5.2 Output Behavior for the Best-Of-Experiment Circuits . . . . . . . . . . . . . 235
7.5.3 Statistical Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
7.5.4 Reproducibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
7.5.5 Migration to aSecond Chip . . . . . . . . . . . . . . . . . . . . . . . . . . 240
7.6 Summaryand Discussion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240
7.6.1 Lessons Learned . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
7.6.2 Comparison withRelated Work . . . . . . . . . . . . . . . . . . . . . . . . 243
8 EvolutionUsingHumanMadeBuildingBlocks 245
8.1 Methodology . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
8.1.1 Rationale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246
8.1.2 Related Work . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247
8.1.3 Building Block Concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
8.1.4 Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

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