Laterally diffused metal oxide semiconductor transistors on ultra-thin single-crystalline silicon [Elektronische Ressource] / Ali Asif. Betreuer: Joachim Burghartz

Aliasif

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• Publié par: universitat_stuttgart
• Publié le: 01 janvier 2011
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Extrait

LATERALLY DIFFUSED METAL OXIDE
SEMICONDUCTOR TRANSISTORS
ON ULTRA-THIN
SINGLE-CRYSTALLINE SILICON

Von der Fakultät Informatik, Elektrotechnik und Informationstechnik
der Universität Stuttgart zur Erlangung der Würde eines Doktors der
Ingenieurwissenschaften (Dr.-Ing.) genehmigte Abhandlung


vorgelegt von
Ali Asif
geboren am 04.05.1977 in Lahore, Pakistan


Hauptberichter: Prof. Dr.-Ing. Joachim N. Burghartz
Mitberichter: Prof. Dr.-Ing. Norbert Frühauf

Tag der mündlichen Prüfung: 16.09.2011


Institut für Nano- und Mikroelektronische Systeme
der Universität Stuttgart
2011







In the name of Allah, The most beneficent, The most merciful

Read: In the name of thy Lord Who createth, (1) Createth man from a clot. (2) Read:
And thy Lord is the Most Bounteous, (3) Who teacheth by the pen, (4) Teacheth man
that which he knew not. (5)
(Al-Quran,96)
2

Contents
Zusammenfassung .......................................................................................................... 6 
Abstract .......................................................................................................................... 10 
1  Introduction ....................................................................................................... 13 
2  High-voltage metal-oxide-semiconductor (HVMOS) transistors .................. 18 
2.1  Low-voltage MOS transistor .................................................................... 18 
2.1.1  MOSFET operation: .............................................................. 20 
2.1.2  MOS parasitics ...................................................................... 22 
2.2  High-voltage MOS (HVMOS) transistors ............................................... 24 
2.2.1  RESURF technique ............................................................... 24 
2.2.2  High-voltage MOS transistor structure ................................. 27 
2.3  Breakdown mechanism ............................................................................ 31 
2.3.1  Avalanche breakdown ........................................................... 31 
2.3.2  Surface breakdown ................................................................ 33 
2.3.3  Snapback breakdown ............................................................. 33 
2.3.4  Gate oxide breakdown 34 
2.4  Anomalous effects .................................................................................... 35 
2.4.1  Kirk effect ............................................................................. 35 
2.4.2  Quasi saturation effect ........................................................... 36 
2.4.3  Kink or expansion effect ....................................................... 37 
2.4.4  Self -heating effect ................................................................ 38 
2.5  Process flow of conventional high-voltage MOS transistor .................... 40 
3  Ultra-thin chips .................................................................................................. 42 
3.1  Flexible substrates .................................................................................... 42 
TM3.2  Chipfilm technology ............................................................................. 44 
3.3  Piezoresistive effects ................................................................................ 47 
3.4  Characterization of ultra-thin chips .......................................................... 51 
3.5  Thermal issues for high-voltage ultra-thin chips on flex. ........................ 53 
4  Flexible display driver chips 58 
4.1  Flat panel display structure ...................................................................... 58 
4.2  Matrix backplane addressing methods ..................................................... 61 
4.3  Display drivers ......................................................................................... 64 
4.3.1  Row drivers ........................................................................... 65 Zusammenfassung
4.3.2  Column drivers ...................................................................... 67 
4.4  Ultra-thin drivers ...................................................................................... 68 
4.5  Design challenges ..................................................................................... 72 
4.5.1  Row-time constraint .............................................................. 72 
4.5.2  Signal delay ........................................................................... 74 
4.5.3  Operating temperatures ......................................................... 75 
5  Process simulation and fabrication of ultra-thin high-voltage LDMOS
transistor ............................................................................................................ 77 
5.1  Process simulation .................................................................................... 77 
5.2  Simulated electrical characteristics .......................................................... 84 
5.3  Fabrication ................................................................................................ 91 
5.3.1  Layout and mask set .............................................................. 91 
5.3.2  Processing for cavity formation ............................................ 95 
5.3.3  Device fabrication ................................................................. 98 
5.3.4  Post processing .................................................................... 103 
5.4  Summary ................................................................................................ 104 
6  Results and discussion ..................................................................................... 106 
6.1  On-wafer measurements ......................................................................... 106 
6.2  Measurements on different carrier substrates ........................................ 115 
6.3 ents of chip in bend state ....................................................... 118 
6.4  Summ126 
7  Ultra-thin high-voltage switch ........................................................................ 128 
7.1  Parameters extraction ............................................................................. 128 
7.2  Load estimation ...................................................................................... 131 
7.3  High-voltage switch simulation ............................................................. 136 
7.4  Heating issues ......................................................................................... 142 
7.5  Summary ................................................................................................ 145 
8  Outlook ............................................................................................................. 147 
Acknowledgements ..................................................................................................... 148 
Appendix ...................................................................................................................... 151 
References .................................................................................................................... 152 
Curriculum vitae ......................................................................................................... 164 
4
Zusammenfassung
List of Publications ..................................................................................................... 165 
5
Zusammenfassung
In dieser Arbeit werden die Integration und Optimierung von Lateral Diffundierten
Metall-Oxid-Halbleiter (LDMOS)-Transistor-Strukturen auf ultra-dünnen (20 µm)
TMChipfilm Substraten vorgestellt.
Die Eigenschaften dieser extrem flach ausgeführten LDMOS-Transistoren werden
mithilfe der Simulationswerkzeuge Atlas und Athena von Silvaco eingestellt, optimiert
und im Hinblick auf die Einflüsse von Prozessparameterschwankungen untersucht. Der
Herstellungsprozess der Chipfilm™-Substrate beginnt mit einem herkömmlichen Bulk-
+Silizium-Wafer der an der Oberfläche eine 1-2 µm tiefe p -Schicht erhält. Darauf wird
eine epitaktischen Schicht gewachsen, mit der die Chipdicke eingestellt wird. Die sich
+mit der hohen Epitaxietemperatur ergebende Ausdiffusion aus der vergrabenen p -
Schicht kann die Funktion des LDMOS-Transistors, der in die Epitaxieschicht integriert
wird, nachteilig beeinflussen und wird deshalb über den Prozesssimulator Atlas
nachgebildet. Die n-Wanne und die n-Implantation des Driftgebietes werden im
Herstellungsprozess kombiniert. Hierf&#