Resume-These-Lilia-Zaourar

Zaourarl

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• Publié par: Mubos
• Nombre de lectures: 65
• Langue: Français

Extrait

Résumé :

Le travail de cette thèse est à l’interface des domaines de la recherche opérationnelle et de la micro-électronique.

Il traite de l’utilisation des techniques d’optimisation combinatoire pour la

DFT

(

Design For Test

) des Circuits

Intégrés (

CI

).

Avec la croissance rapide et la complexité des

CI

actuels, la qualité ainsi que le coût du test sont devenus des

paramètres importants dans l’industrie des semi-conducteurs. Afin de s’assurer du bon fonctionnement du

CI

,

l’étape de test est plus que jamais une étape essentielle et délicate dans le processus de fabrication d’un

CI

. Pour

répondre aux exigences du marché, le test doit être rapide et efficace dans la révélation d’éventuels défauts. Pour

cela, il devient incontournable d’appréhender la phase de test dès les étapes de conception du CI. Dans ce

contexte, la conception testable plus connue sous l'appellation

DFT

vise à améliorer la testabilité des

CI

.

Plusieurs problèmes d’optimisation et d’aide à la décision découlent de la micro-électronique. La plupart de ces

travaux traitent des problèmes d’optimisation combinatoire pour le placement et routage des circuits. Nos

travaux de recherche sont à un niveau de conception plus amont, la

DFT en présynthèse au niveau transfert de

registres ou RTL (Register Transfer Level).

Cette thèse se découpe en trois parties.

Dans la première partie nous introduisons les notions de bases de recherche opérationnelle, de conception et de

test des

CI.

La démarche suivie ainsi que les outils de résolution utilisés dans le reste du document sont présentés

dans cette partie.

Dans la deuxième partie, nous nous intéressons au problème de l’optimisation de l’insertion des chaînes de scan.

A l’heure actuelle, le «

scan interne

» est une des techniques d’amélioration de testabilité ou de DFT les plus

largement adoptées pour les circuits intégrés numériques. Il s’agit de chaîner les

éléments mémoires

ou bascules

du circuit de sorte à former des

chaînes de scan

qui seront considérées pendant la phase de test comme points de

contrôle et d’observation de la logique interne du circuit. L’objectif de notre travail est de développer des

algorithmes permettant de générer pour un

CI

donné et dès le niveau RTL des

chaînes de scan

optimales en

termes de surface, de temps de test et de consommation en puissance, tout en respectant des critères de

performance purement fonctionnels. Ce problème a été modélisé comme la recherche de plus courtes chaînes

dans un

graphe

pondéré. Les méthodes de résolution utilisées sont basées sur la recherche de

chaînes

hamiltoniennes

de longueur minimale. Ces travaux ont été réalisés en collaboration avec la start-up

DeFacTo

Technologies

.

La troisième partie s’intéresse au problème de partage de blocs

BIST

(

Built In Self Test

) pour le test des

mémoires

. Le problème peut être formulé de la façon suivante : étant données des mémoires de différents types

et tailles, ainsi que des règles de partage des

colliers

en série et en parallèle, il s’agit d’identifier des solutions au

problème en associant à chaque

mémoire

un

collier

. La solution obtenue doit minimiser à la fois la surface, la

consommation en puissance et le temps de test du

CI

. Pour résoudre ce problème, nous avons conçu un prototype

nommé

Memory BIST Optimizer

(

MBO

). Il est constitué de deux phases de résolution et d’une phase de

validation. La première phase consiste à créer des groupes de compatibilité de mémoires en tenant compte des

règles de partage et d’abstraction des technologies utilisées. La deuxième phase utilise les algorithmes

génétiques pour l’optimisation multi-objectifs afin d’obtenir un ensemble de

solutions non dominées

. Enfin, la

validation permet de vérifier que la solution fournie est valide. De plus, elle affiche l’ensemble des solutions à

travers une interface graphique ou textuelle. Cela permet à l’utilisateur de choisir la solution qui lui correspond

le mieux. Actuellement, l'outil

MBO

est intégré dans un flot d'outils a

ST-microelectronics

pour une utilisation

par ses clients.