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„„„„„Composants combinatoiresMultiplexeurDécodeurComparateurAdditionneurMémoire morteandre.stauffer@epfl.chMultiplexeur (MUX)Multiplexeur 4 à 1 avec entrée de validationMUX00S0 GS1 1 3nEN END0 0 Y YD1 1D2 2D3 3symbole CEI 1Multiplexeur (MUX)Multiplexeur 4 à 1 avec entrée de validationoperation description EN S1 S0DISABLE Y=0 0 - -SELECT0 Y=D0 1 0 0SELECT1 Y=D1 1 0 1SELECT2 Y=D2 1 1 0SELECT3 Y=D3 1 1 1table des opérations Multiplexeur (MUX)Multiplexeur 4 à 1 avec entrée de validationsymbole VHDL 2Multiplexeur (MUX)spécification d’entitéMultiplexeur (MUX)architecture concurrente avec assignement conditionnel3Multiplexeur (MUX)schéma RTL (niveau transfert de registre) Multiplexeur (MUX)architecture concurrente avec assignement sélectionné4Multiplexeur (MUX)schéma RTL (niveau transfert de registre) Décodeur (X/Y)Décodeur 2 à 4 avec entrée de validationX/YS0 1 0 Y01 Y1S1 22 Y23EN EN Y3symbole CEI 5Décodeur (X/Y)Décodeur 2 à 4 avec entrée de validationEN S1 S0operation descriptionDISABLE Y(3:0)=0000 0 - -DECODE0 Y(3:0)=0001 1 0 0DECODE1 Y(3:0)=0010 1 0 1DECODE2 Y(3:0)=0100 1 1 0DECODE3 Y(3:0)=1000 1 1 1table des opérations Décodeur (X/Y)Décodeur 2 à 4 avec entrée de validationschéma VHDL6Décodeur (X/Y)spécification d’entitéDécodeur (X/Y)architecture concurrente avec assignement sélectionné7Décodeur (X/Y)schéma RTLDémultiplexeur (DMUX)Démultiplexeur 1 à 4DMUX0S0 0 0 Y0G 1 Y1S1 1 32 Y23EN ...
Publié le : vendredi 23 septembre 2011
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Composants combinatoires
„ Multiplexeur „ Décodeur „ Comparateur „ Additionneur „ Mémoire morte
andre.stauffer@epfl.ch
Multiplexeur (MUX) Multiplexeur 4 à 1 avec entrée de validation
S0 S1 nEN D0 D1 D2 D3
MUX 01G03 EN 0 1 2 3
Y
symbole CEI
Y
Multiplexeur (MUX) Multiplexeur 4 à 1 avec entrée de validation
operation description DISABLE Y = 0 SELECT 0 Y = D0 SELECT 1 Y = D1 SELECT 2 Y = D2 SELECT 3 Y = D3
EN S1 S0 0 - -1 0 0 1 0 1 1 1 0 1 1 1
table des opérations
Multiplexeur (MUX) Multiplexeur 4 à 1 avec entrée de validation
symbole VHDL
Multiplexeur (MUX)
spécification dentité
Multiplexeur (MUX)
architecture concurrente avec assignement conditionnel
Multiplexeur (MUX)
schéma RTL (niveau transfert de registre)
Multiplexeur (MUX)
architecture concurrente avec assignement sélectionné
Multiplexeur (MUX)
schéma RTL (niveau transfert de registre)
Décodeur (X/Y) Décodeur 2 à 4 avec entrée de validation
S0 S1 EN
1 2 EN
X/Y
0 1 2 3
symbole CEI
Y0 Y1 Y2 Y3
Décodeur (X/Y) Décodeur 2 à 4 avec entrée de validation
operation DISABLE DECODE 0 DECODE 1 DECODE 2 DECODE 3
description Y(3:0) = 0000 Y(3:0) = 0001 Y(3:0) = 0010 Y(3:0) = 0100 Y(3:0) = 1000
EN S1 0 -1 0 1 0 1 1 1 1
table des opérations
Décodeur (X/Y) Décodeur 2 à 4 avec entrée de validation
schéma VHDL
S0 -0 1 0 1
Décodeur (X/Y)
spécification dentité
Décodeur (X/Y)
architecture concurrente avec assignement sélectionné
Décodeur (X/Y)
schéma RTL
Démultiplexeur (DMUX) Démultiplexeur 1 à 4
S0 S1 EN
DMUX 10G00 3 1 2 3
symbole CEI
Y0 Y1 Y2 Y3
Comparateur (COMP) Comparateur de deux nombre de 4 bits
COMP 0 12P 3 < P<Q = P=Q > P>Q 0 1 2 Q 3
symbole CEI
Comparateur (COMP) Comparateur de deux nombre de 4 bits
operation description COMPARE (>,=,<)out = 100 si (P,>in) > (Q,<in) (>,=,<)out = 010 si (P,>in) = (Q,<in) (>,=,<)out = 001 si (P,>in) < (Q,<in)
table des opérations
Comparateur (COMP)
Comparateur de deux nombre de 4 bits
schéma VHDL
Comparateur (COMP)
spécification dentité
Comparateur (COMP)
architecture concurrente avec assignement conditionnel
Comparateur (COMP)
schéma RTL
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