cours-sm03

Astauffe

Description

„„„Composants sé[e-mail] de MOOREREGRSTEntrées CLKDécodeur DécodeurSortiesd’étatsfuturs desortieEtat_Futur Etat_PrésentD QRegistre d’étatsschéma bloc 1StructuresMachine de MEALYREGRSTEntrées CLKDécodeur DécodeurSortiesd’étatsfuturs desortieEtat_Futur Etat_PrésentD QRegistre d’étatsschéma bloc StructuresRegistre d’états à 4 bitssymbole VHDL 2StructuresRegistre d’états à 4 bitsspécification d’entitéStructuresRegistre d’états à 4 bitsarchitecture séquentielle conditionnelle 3Structuresschéma RTL (niveau transfert de registre) RegistresRegistre à décalage 8 bits (SRG)SRG8nCLR RCLK C1/A & 1D Q1BQ2Q3Q4Q5Q6Q7Q8symbole CEI 4RegistresRegistre à décalage 8 bits (SRG)operation description CLRCLEAR Q(1:8):=00000000 1SHIFT Q(1:8)<=A.B,Q(1:7) 0table des opérations RegistresRegistre à décalage 8 bits (SRG)symbole VHDL5Registresspécification d’entitéarchitecture RTL6schéma RTLRegistresRegistre à décalage bidirectionnel 4 bits (SRG)SRG4nCLR R0S0 0 MS1 1 3CLK C41/2R 1,4D Q13,4DD1D2 3,4D Q2D3 3,4D Q3D4 3,4D Q4L 2,4Dsymbole CEI 7RegistresRegistre à décalage bidirectionnel 4 bits (SRG)operation description CLR S1 S0CLEAR Q(1:4):=0000 1 - -HOLD Q(1:4)<=Q(1:4) 0 0 0SHIFT RIGHT Q(1:4)<=R,Q(1:3) 0 0 1SHIFTLEFT Q(1:4)<=Q(2:4),L 0 1 0LOAD Q(1:4)<=D(1:4) 0 1 1table des opérations RegistresRegistre à décalage bidirectionnel 4 bits ...

Informations

• Publié par: Ofte
• Nombre de lectures: 104
• Langue: Français

Extrait

Entrées

Composants séquentiels

„ Structures „ Registres „ Compteurs

[e-mail]

Structures Machine de MOORE

REG RST CLK Décodeur Décodeur d’états futurs  Etat Futur Etat Présent  de sortie _ _ D Q Registre d’états

schéma bloc

Sorties

1

Entrées

Structures Machine de MEALY

REG RST CLK Décodeur d’états futurs  Etat Futur Etat Présent _ _ D Q Registre d’états

schéma bloc

Structures Registre d’états à 4 bits

symbole VHDL

Décodeur de sortie

Sorties

2

Structures

Registre d’états à 4 bits

spécification d’entité

Structures

Registre d’états à 4 bits

architecture séquentielle conditionnelle

3

Structures

schéma RTL (niveau transfert de registre)

nCLR CLK A B

Registres Registre à décalage 8 bits (SRG)

SRG8 R C1/ & 1D

symbole CEI

Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8

4

Registres Registre à décalage 8 bits (SRG)

operation CLEAR SHIFT

description Q(1:8) := 00000000 Q(1:8) <= A.B,Q(1:7)

table des opérations

Registres Registre à décalage 8 bits (SRG)

symbole VHDL

CLR 1 0

5

Registres

spécification d’entité

architecture RTL

6

schéma RTL

Registres Registre à décalage bidirectionnel 4 bits (SRG)

nCLR S0 S1 CLK R D1 D2 D3 D4 L

SRG4 R 0 1 M 0 3 C4 1 /2 1,4D 3,4D 3,4D 3,4D 3,4D 2,4D

symbole CEI

Q1 Q2 Q3 Q4

7

Registres Registre à décalage bidirectionnel 4 bits (SRG)

operation description  CLR S1 S0 CLEAR Q(1:4) := 0000 1 - - HOLD Q(1:4) <= Q(1:4) 0 0 0 SHIFT RIGHT Q(1:4) <= R,Q(1:3) 0 0 1 SHIFT LEFT Q(1:4) <= Q(2:4),L 0 1 0 LOAD Q(1:4) <= D(1:4) 0 1 1

table des opérations

Registres Registre à décalage bidirectionnel 4 bits (SRG)

symbole VHDL

8

Registres

spécification d’entité

9

schéma RTL

Compteurs Compteur synchrone par 16 (CTRDIV)

nCLR nLD ENP ENT CLK D0 D1 D2 D3

CTRDIV16 CT=0 M1 M2 G3 4CT=15 G4 C5/2,3,4+ 1,5D [1] 1,5D [2] 1,5D [4] 1,5D [8]

symbole CEI

RCO

Q0 Q1 Q2 Q3

10

Compteurs Compteur synchrone par 16 (CTRDIV)

operation description  CLR LD ENP CLEAR Q(3:0) := 0000 1 - - HOLD Q(3:0) <= Q(3:0) 0 0 0 COUNT Q(3:0) <= Q(3:0) + ENT 0 0 1 LOAD Q(3:0) <= D(3:0) 0 1 -

RCO = ENT.(Q=15)

table des opération

Compteurs Compteur synchrone par 16 (CTRDIV)

symbole VHDL

11