Conception de synthèses de fréquences à 24 GHz à base de diviseurs à mémoires D en technologies silicium avancées

Olivier Mazouffre

Description

Sous la direction de Yann Deval, Hervé Lapuyade
Thèse soutenue le 18 décembre 2008: Bordeaux 1
La synthèse de fréquences est une fonction largement utilisée dans les émetteur-récepteurs radios. En général, la fonction synthèse de fréquence est réalisée à l’aide d’une boucle à verrouillage de phase utilisant des diviseurs de fréquence numériques. Cette thèse présente un nouveau type de diviseur de fréquence faisant appel à des mémoires D et son application à la synthèse de fréquences. Ce nouveau diviseur permet de repousser les limites des diviseurs numériques classiques à bascules D, en matière de fréquence maximale de fonctionnement et de consommation, tout en conservant leur souplesse d’utilisation. La première partie de cette thèse présente les techniques usuelles de réalisation des synthèses de fréquence et des diviseurs de fréquences, ainsi que le nouveau diviseur SRO à base de mémoires D, sujet de ces travaux. Une étude détaillée de ce diviseur est réalisée avec un premier modèle utilisant une approche numérique, puis un second plus réaliste faisant appel à une modélisation de type analogique. Cette étude démontre que ce nouveau diviseur SRO est capable de fonctionner à une fréquence plus élevée ou avec une consommation moindre, tout en réalisant les mêmes facteurs de division, que les diviseurs classiques à bascules D. La dernière partie de cette thèse présente plusieurs implémentations en technologies CMOS et BiCMOS de ST Microelectronics du diviseur SRO. En particulier son implémentation dans deux synthétiseurs de fréquences fractionnaires à 24 GHz montre son intérêt de part la réduction significative de consommation obtenue, tout en conservant une structure simple utilisant une surface de silicium réduite
-Synthèse de fréquences
-Boucle à verrouillage de phase
-Diviseurs de fréquences
-RF
-SRO
Frequency synthesis is almost used in all RF transceivers, where this function is usually achieved by using phase-locked-loop circuits. Most often, the phase-locked-loop includes digital frequency dividers in the feedback that present high power dissipation and low maximum frequency at gigahertz frequencies. This thesis presents a versatile new D latch-based divider that improves these issues and its application to frequency synthesis. The first part presents several frequency synthesis techniques and theirs main characteristics. Then is described various classical frequency dividers and the proposed new D latch-based SRO divider. A detailed study of the SRO divider is presented with two approaches, the digital one and the analogue one. This study demonstrates the benefit of the SRO divider in terms of power dissipation and speed compared with the widely used D flip-flop based dividers. The last part presents several implementations of the SRO divider in CMOS and BiCMOS processes of ST Microelectronics. Particularly, the SRO divider was implemented in two 24 GHz fractional synthesizers, where it demonstrates its interest for reduction of power dissipation while using small silicon area.
-PLL
-Frequency Divider
-RF
-SRO
-Low-power
Source: http://www.theses.fr/2008BOR13740/document

Sujets

• Boucle à phase asservie
• PLL

Informations

• Publié par: Thesee
• Nombre de lectures: 121
• Langue: Français
• Poids de l'ouvrage: 14 Mo

Extrait

N° d’ordre : 3740






THÈSE

PRÉSENTÉE À

L’UNIVERSITÉ BORDEAUX 1

ÉCOLE DOCTORALE DES SCIENCES PHYSIQUES ET DE L'INGÉNIEUR

Par MAZOUFFRE Olivier

POUR OBTENIR LE GRADE DE

DOCTEUR
SPÉCIALITÉ : ÉLECTRONIQUE

Conception de synthèses de fréquences à 24 GHz à base de
diviseurs à mémoires D en technologies silicium avancées


Soutenue le 18 décembre 2008

Devant la commission d’examen formée de :

M. PAILLOT J.M. Professeur LAII - Université de Poitiers Rapporteur
M. RIUS E. Professeur LEST-UBO - Université de Brest Rapporteur
M. BEGUERET J.B. Professeur IMS - IUT Bordeaux 1 Examinateur
M. DEVAL Y. Professeur IMS - ENSEIRB Directeur de thèse
M. JACQUEMOD G. Professeur Polytech'Nice Sophia Examinateur
M. LAPUYADE H. Maître de Conférences IMS - Université Bordeaux 1 Co-directeur de thèse
M. TARIS T. Maître de Conférences IMS - Université Bordeaux 1 Examinateur
M. VINCENT P. Ingénieur CEA-LETI DCIS/SCME/LACR Examinateur
Université Bordeaux 1
Les Sciences et les Technologies au service de l’Homme et de l’environnement Université Bordeaux 1
Les Sciences et les Technologies au service de l’Homme et de l’environnement
Conception de synthèses de fréquences à 24 GHz à base de diviseurs à mémoires D
en technologies silicium avancées

Résumé : La synthèse de fréquences est une fonction largement utilisée dans les émetteur-récepteurs radios. En
générale, la fonction synthèse de fréquence est réalisée à l’aide d’une boucle à verrouillage de phase utilisant des
diviseurs de fréquence numériques. Cette thèse présente un nouveau type de diviseur de fréquence faisant appel à
des mémoires D et son application à la synthèse de fréquences. Ce nouveau diviseur permet de repousser les
limites des diviseurs numériques classiques à bascules D, en matière de fréquence maximale de fonctionnement
et de consommation, tout en conservant leur souplesse d’utilisation. La première partie de cette thèse présente les
techniques usuelles de réalisation des synthèses de fréquence et des diviseurs de fréquences, ainsi que le nouveau
diviseur SRO à base de mémoires D, sujet de ces travaux. Une étude détaillée de ce diviseur est réalisée avec un
premier modèle utilisant une approche numérique, puis un second plus réaliste faisant appel à une modélisation
de type analogique. Cette étude démontre que ce nouveau diviseur SRO est capable de fonctionner à une
fréquence plus élevée ou avec une consommation moindre, tout en réalisant les mêmes facteurs de division, que
les diviseurs classiques à bascules D. La dernière partie de cette thèse présente plusieurs implémentations en
technologies CMOS et BiCMOS de ST Microelectronics du diviseur SRO. En particulier son implémentation
dans deux synthétiseurs de fréquences fractionnaires à 24 GHz montre son intérêt de part la réduction
significative de consommation obtenue, tout en conservant une structure simple utilisant une surface de silicium
réduite

Mots clés : Synthèse de fréquences, Boucle à verrouillage de phase, Diviseurs de fréquences, RF, SRO

Design of frequency synthesis at 24 GHz using D latch based dividers in advanced silicon processes

Summary : Frequency synthesis is almost used in all RF transceivers, where this function is usually achieved by
using phase-locked-loop circuits. Most often, the phase-locked-loop includes digital frequency dividers in the
feedback that present high power dissipation and low maximum frequency at gigahertz frequencies. This thesis
presents a versatile new D latch-based divider that improves these issues and its application to frequency
synthesis. The first part presents several frequency synthesis techniques and theirs main characteristics. Then is
described various classical frequency dividers and the proposed new D latch-based SRO divider. A detailed
study of the SRO divider is presented with two approaches, the digital one and the analogue one. This study
demonstrates the benefit of the SRO divider in terms of power dissipation and speed compared with the widely
used D flip-flop based dividers. The last part presents several implementations of the SRO divider in CMOS and
BiCMOS processes of ST Microelectronics. Particularly, the SRO divider was implemented in two 24 GHz
fractional synthesizers, where it demonstrates its interest for reduction of power dissipation while using small
silicon area.

Key Words : PLL, Frequency Divider, RF, SRO, Low-power

Laboratoire d’accueil : Laboratoire IMS - Université Bordeaux 1 - Bat. A31
351, cours de la Libération - 33405 TALENCE CEDEX
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Remerciements



Ce travail de recherche s’est déroulé au sein de l’équipe conception de circuits intégrés du
laboratoire IMS, précédemment IXL (Université Bordeaux 1 - CNRS - ENSEIRB -
ENSCPB). Il a été réalisé avec le soutient de la société ST Microelectronics, dans le cadre du
laboratoire commun STM - IMS.

Je souhaite remercier mes encadrants Monsieur le Professeur Yann Deval et Monsieur le
Maitre des Conférence Hervé Lapuyade, ainsi que Messieurs les Professeurs Jean-Baptiste
Bégueret et Pascal Fouillat de m’avoir permis de mener à bien mes recherches.

Les circuits présentés dans ce mémoire ont été fabriqués avec le soutien de Monsieur
Didier Belot de ST Microelectronics Crolles. Une partie des mesures présentées dans ce
mémoire ont été réalisées par Monsieur Maxime Marchetti de l’équipe de caractérisation RF
de ST Microelectronics Crolles, dirigée par Madame Caroline Arnaud.

Ce travail a été rendu possible grâce à Mesdames Magali de Matos et Nicole Lavigne qui
ont consacré un temps important au câblage des puces de mes circuits intégrés. Merci
également à Messieurs Patrick Hellmuth et Birama Goumballa, pour l’aide qu’ils ont apportée
au développement de mes circuits, ainsi qu’à Monsieur Cyril Hainaut pour les mesures
réalisées sous pointes qu’il a permises.

Pour finir, je souhaite saluer pour leur soutient tous les membres, chercheurs, doctorants et
2ingénieurs des équipes EC et CSH de l’IMS.




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Sommaire

Introduction générale _______________________________________1

1 Synthèse de fréquences : PLL, DLL, ILO ______________________4
1.1 Introduction _______________________________________________________ 4
1.2 Caractéristiques fondamentales des synthétiseurs de fréquences____________ 4
1.2.1 Plage de fréquences et pas de synthèse _______________________________ 4
1.2.2 Pureté spectrale__________________________________________________ 5
1.2.3 Bruit de phase ___________________________________________________ 8
1.2.4 Temps d'accrochage et agilité en fréquence ___________________________ 10
1.3 Techniques de synthèse de fréquences_________________________________ 10
1.3.1 Synthèse de fréquences à PLL _____________________________________ 10
1.3.2 Synthèse de fréquences à DLL _____________________________________ 11
1.3.3 Synthèse de fréquences à OS ______________________________________ 13
1.3.4 Synthèse numérique directe _______________________________________ 14
1.4 Architectures de synthétiseurs de fréquences à PLL _____________________ 14
1.4.1 PLL à division entière____________________________________________ 14
1.4.2 Synthétiseur à division fractionnaire ________________________________ 16
1.5 Etude de la fonction de transfert et de la stabilité de la PLL ______________ 17
1.5.1 Schéma-bloc, composants de la PLL et modélisation ___________________ 17
1.5.2 Etude de la stabilité de l'asservissement de phase ______________________ 30
1.5.3 Etude de boucle fermée de la PLL __________________________________ 33
1.6 Etude du bruit de phase dans la PLL _________________________________ 35
1.6.1 Sources de bruits dans les composants électroniques____________________ 35