Gate-level current modeling of digital integrated circuits for conducted chip emission characterization [Elektronische Ressource] = Modellierung der Stromaufnahme digitaler integrierter Schaltungen auf Gatterebene zur Charakterisierung der leitungsgebundenen Chip-Emission / vorgelegt von Andreas Gstöttner

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• Publié le: 01 janvier 2010
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Extrait

Gate-Level Current Modeling of
Digital Integrated Circuits for
Conducted Chip Emission
Characterization
Modellierung der Stromaufnahme digitaler
integrierter Schaltungen auf Gatterebene zur
Charakterisierung der leitungsgebundenen
Chip-Emission
Der Technischen Fakultat der Universitat
Erlangen-Nurnberg zur Erlangung des Grades
DOKTOR-INGENIEUR
vorgelegt von
Andreas GSTOTTNER
Erlangen - 2010Als Dissertation genehmigt von
der Technischen Fakultat der
Universitat Erlangen-Nurnberg
Tag der Einreichung : 01. Februar 2010
Tag der Promotion : 11. Marz 2010
Dekan : Prof. Dr.-Ing. Reinhard German
Berichterstatter : Prof. Dr.techn Mario Huemer
Prof. Dr.-Ing. Klaus HelmreichAcknowledgement
This work would not have been accomplished in that way without the help and
support of several people to whom I want to express my sincere gratitude. First of
all, I wish to thank Prof. Dr. Mario Huemer for being my research advisor and his
guidance and support.
Special thanks to Thomas Steinecke for consistently supporting me during all
stages of this work, his organizational e orts, and the precious ideas and inspiring
discussions. I am also very thankful to all colleagues at In neon Technologies who
contributed to this work, particularly Jack Kruppa and Mehmet Goekcen. Their
full support and many interesting discussions turned out to be indispensable for
the success of this thesis.
I would like to thank Prof. Dr. Robert Weigel and all the colleagues at the Insti-
tute for Electronics Engineering for creating an extraordinary research environment
and working atmosphere. Very special thanks to Florian Frank, my colleague at
the MISEA project, not only for giving me insight to the swabian culture and many
almost religious discussions about Linux. Furthermore, I would like to thank Ralf
Mosshammer, Thomas Ussmuller, Alexander K olpin, Benjamin Waldmann, Wolf-
gang Tobginski and Adrian Voinea for their mental support and motivation during
the composition of the thesis.
I want to express cordial thanks to my family for their continuous support, par-
ticularly to my parents which have been my rst and most important teachers.
Finally, I would like to thank Sandra for her patience and understanding.Abstract
This thesis investigates novel methods to characterize the current pro les of complex
digital very large scale integrated circuits. The possibly huge number of simulta-
neously switching transistors of complex digital devices causes signi cant current
peaks, and therefore a considerable noise on the power supply lines. This may lead
to interferences with other components of the system, but may also cause electro-
magnetic compatibility issues. Measures to eliminate this noise and to stabilize the
supply voltage need therefore be implemented. This can be done at the printed
circuit board or in the chip package, but the probably most e cient and economic
approach is to place appropriately matched measures close to the respective noise
sources on the chip. Since on-chip measures need to be integrated into the circuit
design, simulation models are very helpful to identify the potential noise sources
in early phases of the development process. Early simulations also enable studies
to predict the e ects of di erent design options. Such models typically consist of
passive components, representing the properties of the on-chip wiring, and of ac-
tive noise sources which model the transient current consumption of the respective
components. In the focus of this thesis are high-level approaches to determine the
dynamic behavior of digital integrated circuit designs and to generate noise models
for early design studies.
The introduced methods are based on gate-level circuit descriptions which are
typically available after the circuit synthesis. This enables design analysis before
the actual layout of the cell interconnect wires and the on-chip power distribution
network are implemented. A library, providing parameters which describe the dy-
namic behavior of the particular cells in terms of the switching current waveform
characteristics and signal transition timing information, is therefore characterized.
For an e cient determination of the switching activities of the particular cells,
complex circuits are partitioned, and a combined approach of a pattern-based sim-
ulation and a random activity interpretation, is introduced. As gate-level netlists
do not provide any information concerning the on-chip wiring characteristics, ap-
proaches to approximate the parasitic e ects of cell interconnect wires are discussed
as well.Kurzfassung
Diese Arbeit behandelt neuartige Methoden zur Charakterisierung des zeitlichen
Verlaufs der Stromaufnahme von komplexen hoch-integrierten Schaltungen. Die oft
hohe Zahl der gleichzeitig schaltenden Transistoren in komplexen digitalen Kompo-
nenten kann betrachtliche Stromspitzen und somit Storungen auf den Versorgungs-
leitungen verursachen. Das kann zur Beeintrac htigung benachbarter Systemkom-
ponenten fuhren, aber auch Probleme mit der Elektromagnetischen Vertraglichkeit
hervorrufen. Ma nahmen zur Eliminierung dieser St orungen und zur Stabilisie-
rung der Versorgungsspannung sind dazu erforderlich. Diese konnen auf der Lei-
terplatte oder im Gehause des Chips realisiert werden, der e zienteste und wirt-
schaftlichste Ansatz ist aber meist, geeignete Ma nahmen direkt in der N ahe der
jeweiligen Storquelle am Chip zu platzieren. Da am Chip in die Schal-
tung mit integriert werden, sind Simulationsmodelle enorm hilfreich, um potentielle
Storquellen bereits in fruhen Phasen des Entwicklungsprozesses zu identi zieren.
Fruhe Simulationen ermoglic hen darub er hinaus Studien zur Vorhersage der Aus-
wirkungen verschiedener Designvarianten. Solche Modelle bestehen typischerweise
aus passiven Elementen, die die Eigenschaften der Verbindungsleitungen am Chip
reprasentieren, und aus aktiven Storquellen zur Modellierung des zeitlichen Ver-
laufs der Stromaufnahme der jeweiligen Komponenten. Schwerpunkt dieser Arbeit
sind neuartige Ansatze zur Bestimmung des dynamischen Verhaltens von digitalen
Schaltungen und die Entwicklung von Modellen der Storungen, die fur fruhzeitige
Designstudien herangezogen werden konnen.
Die vorgestellten Methoden basieren auf Beschreibungen der Schaltungen auf
Gatterebene, welche typischerweise bereits nach der Schaltungssynthese verfugbar
sind. Dies ermoglicht Designanalysen bevor das tatsachliche Layout der Verbin-
dungsleitungen der Zellen sowie des Versorgungssystems am Chip implementiert
werden. Eine Bibliothek, die Parameter zur Beschreibung des dynamischen Verhal-
tens der diversen Zellen in Form von Charakteristiken der Schaltstromverlaufe und
Informationen ub er das Timing der Signalub ergange zur Verfugung stellt, wird dazu
charakterisiert. Fur eine e ziente Bestimmung der Schaltaktivit aten der jeweiligen
Zellen wird ein kombinierter Ansatz aus einer pattern-basierten Simulation und ei-
ner Interpretation von zufalligen Aktivitaten vorgestellt. Da Gatternetzlisten keine
Informationen ub er Verbindungsleitungen am Chip liefern, werden darub er hinaus
Methoden zur Approximation der parasitaren E ekte von Verbindungsleitungen
behandelt.Contents
1. Introduction 1
1.1. Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2. State of the Art . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.3. Goals of this Work . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.4. Organization of the Thesis . . . . . . . . . . . . . . . . . . . . . . . 4
2. Digital Integrated Circuit Basics 7
2.1. MOS Transistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.1.1. Structure and Operation . . . . . . . . . . . . . . . . . . . . 8
2.1.2. MOS Transistor Capacitances . . . . . . . . . . . . . . . . . 11
2.2. CMOS Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.2.1. Static Behavior . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.2.2. Transient Characteristics . . . . . . . . . . . . . . . . . . . . 15
2.2.3. Power and Energy Consumption . . . . . . . . . . . . . . . . 17
2.3. Cell-Based Design Methodology . . . . . . . . . . . . . . . . . . . . 17
2.3.1. Standard Cells . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.3.2. Macro Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.4. Deep Submicron Interconnects . . . . . . . . . . . . . . . . . . . . . 20
2.4.1. Interconnect Parameters . . . . . . . . . . . . . . . . . . . . 20
2.4.2. Wire Models . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.5. Power Distribution Networks . . . . . . . . . . . . . . . . . . . . . . 24
2.5.1. Voltage Drops . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.5.2. Decoupling Capacitances . . . . . . . . . . . . . . . . . . . . 26
3. Synchronous Sequential Digital Systems 27
3.1. General Principles . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.2. Digital System Clocking . . . . . . . . . . . . . . . . . . . . . . . . 29
3.2.1. Clock Generation . . . . . . . . . . . . . . . . . . . . 29
3.2.2. Clock Distribution . . . . . . . . . . . . . . . . . . . . . . . 30
3.2.3. Clock Gating . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.3. Combinational Logic Cells . . . . . . . . . . . . . . . . . . . . . . . 33
3.4. Clocked St