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???Test séquentielBanc de testCircuit séquentielTest partielandre.stauffer@epfl.chBanc de testDéfinition et conventionsbanc de test: dispositif formé par l’interconnexion d’un bloc testeur et d’un circuit sous test pour s’assurer du bon fonctionnement de ce derniersignal_sti: stimuli généré par le bloc testeur et appliqué au circuit sous testsignal_obs: signal ...

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Langue Français

Exrait

Test séquentiel
„ Banc de test „ Circuit séquentiel Test partiel „
andre.stauffer@epfl.ch
Banc de test Définition et conventions
banc de test: dispositif formé par l’interconnexion d’un bloc testeur et d’un circuit sous test pour s’assurer du bon fonctionnement de ce dernier
signal_sti: stimuli généré par le bloc testeur et appliqué au circuit sous test
signal_obs: signal observé produit par le circuit sous test et ramené au bloc testeur
signal_ref: signal de référence calculé par le bloc testeur et comparé au signal observé
1
Banc de test Circuit séquentiel sous test
TESTEUR
E STI SEQ _E _ RST STI RST SA CLK STI SS _CLK
schéma
Banc de test Bloc testeur
SA OBS _ SS OBS _
architecture test: déclarations
2
Banc de test
architecture test: horloge interne
Banc de test
architecture test: stimuli et références
3
Banc de test
architecture test: comparaisons
Circuit séquentiel Diviseur par N
_ DIV N N5:0
CLR
CLK
symbole
S
4
Circuit séquentiel Diviseur par N
CLK N S CLK N S
4
5
exemples de fonctionnement
Circuit séquentiel Diviseur par N
DCNT LD DEC COMB =NN5/:21DQQ4:0VV10CLRTFFTQ CLR CLK CLK N0
schéma
S
5
Circuit séquentiel Décompteur 5 bits
symbole VHDL
Circuit séquentiel Décompteur 5 bits
operation description CLEAR Q(4:0) := 00000 COUNT DOW N Q(4:0) <= Q(4:0) - 1 LOAD Q(4:0) <= D(4:0)
table des opérations
CLR 1 0 0
LD -0 1
6
Circuit séquentiel
architecture RTL
Circuit séquentiel Décodeur des états 0 et 1
operation description DECODE 0 V0 = 1 si D(4:0) = 00000 DECODE 1 V1 = 1 si D(4:0) = 00001
symbole VHDL et table des opérations
7
Circuit séquentiel Décodeur des états 0 et 1
architecture RTL
Circuit séquentiel Bascule bistable T
operation CLEAR HOLD TOGGLE
description Q := 0 Q <= Q Q <= Q’ symbole VHDL
CLR 1 0 0
T -0 1
8
Circuit séquentiel
architecture RTL
Circuit séquentiel Diviseur par N
symbole VHDL
9
Circuit séquentiel Diviseur par N
schéma VHDL
Circuit séquentiel Circuit combinatoire
V1 0 -1 1 1
V0 N0 S 0 - -1 - -- 0 -- - 1 - 1 0
table de vérité
T 0 1 1 1 0
10
Circuit séquentiel Circuit combinatoire
architecture RTL
Test partiel Circuit sous test: diviseur par N
schéma VHDL
11
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