The data path of the ATLAS level-1 calorimeter trigger preprocessor [Elektronische Ressource] / presented by George Victor Andrei

George Victor Andrei

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• Physik

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• Publié par: ruprecht-karls-universitat_heidelberg
• Publié le: 01 janvier 2010
• Nombre de lectures: 24
• Langue: Deutsch
• Poids de l'ouvrage: 5 Mo

Extrait

Dissertation
submitted to the
Joint Faculties for Natural Sciences and Mathematics
of the Ruperto Carola University of
Heidelberg, Germany,
for the degree of
Doctor of Natural Sciences
presented by
Dipl.Phys.: George Victor Andrei
born in: Rosiori de Vede, Romania
Heidelberg, October 27, 2010The Data Path of the ATLAS Level-1
Calorimeter Trigger PreProcessor
Gutachter: Prof. Dr. Karlheinz Meier
Prof. Dr. Reinhard Manner¤There’s no problem, only solutions.
J.L.ZUSAMMENFASSUNG
Der Pre-Prozessor im ATLAS Level-1 Calorimeter Trigger liefert digitale Werte fur¤ transversale
Energie in Echtzeit an nachfolgende Prozessoren, die physikalische Reaktionsprodukte erkennen sollen.
Der Eingang besteht aus mehr als 7000 analogen Signalen von Zellen reduzierter Granularitat¤ in den
Kalorimetern des ATLAS-Detektors. Die Level-1 Trigger -Entscheidung mu uberpr¤ ufbar¤ sein. Dazu
werden vom Prozessor Kopien digitalisierter Echtzeit-Daten an die ATLAS Datenaufzeichnung gere-
icht. Zusatzlich¤ stellt das Pre-Prozessor System mit dem standartisierten VME-Bus eine Schnittstelle
zur Computer-Infrastruktur des Experiments zur Verfugung,¤ woruber¤ Kon gurationsdaten geladen und
Kontrol- bzw. Monitor-Daten ausgelesen werden.
Ein zweckorientiertes System, welches sowohl den Transfer zur Aufzeichnung von Ereignisdaten
in ATLAS als auch Datenaustausch uber¤ VME gewahrleistet,¤ wurde auf den 124 Modulen des Pre-
Prozessor Systems in Form des Readout Managers implementiert. Das Field-Programmable-Gate-
Array (FPGA) ndet sich auf jedem der Module. Der erste Teil dieser Arbeit beschreibt die Algorith-
men, die entwickelt wurden, um die Funktionalitat¤ des Readout Managers zu erfullen.¤ Der zweite Teil
behandelt die Tests, welche durchgefuhrt¤ wurden, um eine korrekte Funktion der Module sicherzustellen
bevor sie bei CERN in der ATLAS-Kaverne installiert wurden.
ABSTRACT
The PreProcessor of the ATLAS Level-1 Calorimeter Trigger provides digital values of transverse
energy in real-time to the subsequent object- nding processors. The input comprises more than 7000 an-
alogue signals of reduced granularity from the calorimeters of the ATLAS detector. The Level-1 trigger
decision must be veri ed. For this, the PreProcessor transmits copies of the real-time digital data to
the Data Acquisition (DAQ) system. In addition, the PreProcessor system provides a standard VMEbus
interface to the computing infrastructure of the experiment, on which con guration data is loaded and
control or monitoring data are read out.
A dedicated system that ensures both the transfer of event data to storage in ATLAS and the data
transfer over the VME was implemented on the 124 modules of the PreProcessor system in the form of a
Readout Manager . The Field Programmable Gate Array (FPGA) is located on each module. The rst
part of this work describes the algorithms developed to meet the functionality of the Readout Manager.
The second part deals with the tests that were carried out to ensure the proper functionality of the modules
before they were installed at CERN in the ATLAS cavern.CONTENTS
Contents
1 Introduction 1
2 Physics Motivation 3
2.1 The Standard Model of Particle Physics . . . . . . . . . . . . . . . . . . . . . 3
2.1.1 The Higgs Mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . 4
2.1.2 The Search for the Higgs Boson . . . . . . . . . . . . . . . . . . . . . 6
3 The ATLAS Experiment at the LHC 11
3.1 The Large Hadron Collider . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
3.1.1 Machine Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
3.1.2 Experimental Challenges at the LHC . . . . . . . . . . . . . . . . . . 14
3.2 The ATLAS Detector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
3.2.1 The Coordinate System . . . . . . . . . . . . . . . . . . . . . . . . . . 16
3.2.2 The Magnet System . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.2.3 The Inner Detector . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
3.2.4 The Calorimetry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.2.5 The Muon Spectrometer . . . . . . . . . . . . . . . . . . . . . . . . . 26
3.2.6 The Trigger, Data Acquisition and Detector Control Systems . . . . . . 28
4 The ATLAS Trigger and Data Acquisition Systems 31
4.1 The Architecture of the TDAQ System . . . . . . . . . . . . . . . . . . . . . . 31
4.2 The Level-1 Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
4.2.1 The Calorimeter Trigger . . . . . . . . . . . . . . . . . . . . . . . . . 34
4.2.2 The Muon Trigger . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
4.2.3 The Central Trigger Processor . . . . . . . . . . . . . . . . . . . . . . 35
4.3 The High-Level Trigger and the DAQ . . . . . . . . . . . . . . . . . . . . . . 36
5 The ATLAS Level-1 Calorimeter Trigger 37
5.1 The Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
5.2 The Analogue Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
5.3 The PreProcessor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
5.3.1 Tasks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
5.3.2 Hardware Realisation . . . . . . . . . . . . . . . . . . . . . . . . . . . 42IV CONTENTS
5.4 The Cluster Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
5.4.1 Trigger Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
5.4.2 Hardware Realisation . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
5.5 The Jet=Energy-sum Processor . . . . . . . . . . . . . . . . . . . . . . . . . . 55
5.5.1 Trigger Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
5.5.2 Hardware Realisation . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
6 The Readout Manager of the PreProcessor Module 59
6.1 Functional Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
6.2 Communication with the On-board and External Devices . . . . . . . . . . . . 62
6.2.1 The Interface to VME . . . . . . . . . . . . . . . . . . . . . . . . . . 62
6.2.2 Access to the On-board SRAM . . . . . . . . . . . . . . . . . . . . . . 65
6.2.3 The Serial Interfaces to the PPrASICs . . . . . . . . . . . . . . . . . . 66
6.2.4 The Interface to DAQ System . . . . . . . . . . . . . . . . . . . . . . 67
6.2.5 The SPI Interface to the PPrAnIn-DACs . . . . . . . . . . . . . . . . . 68
26.2.6 The I C Interfaces to the PPrPHOS4s and the TTCrx . . . . . . . . . . 70
6.2.7 Control and Status Signals . . . . . . . . . . . . . . . . . . . . . . . . 72
6.3 Clock Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
6.4 Distribution of Con guration Data . . . . . . . . . . . . . . . . . . . . . . . . 81
6.4.1 PPrASIC . . . . . . . . . . . . . . . . . . . . . . . . . 81
6.4.2 PPrAnIn-DAC Con guration . . . . . . . . . . . . . . . . . . . . . . . 87
6.4.3 PPrPHOS4 . . . . . . . . . . . . . . . . . . . . . . . . 89
6.4.4 TTCrx Con guration . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
6.4.5 PPrMCM-LVDS Con guration . . . . . . . . . . . . . . . . . . . . . 92
6.4.6 Con guration Restrictions . . . . . . . . . . . . . . . . . . . . . . . . 92
6.5 PPrASIC Event Data Formatting and Transmission to DAQ . . . . . . . . . . . 93
6.5.1 PPrASIC Event Data Format and Transfer on the Serial Interface . . . . 93
6.5.2 Reception of PPrASIC Data in the ReM FPGA . . . . . . . . . . . . . 95
6.5.3 Collecting the Event Data . . . . . . . . . . . . . . . . . . . 96
6.5.4 The G-Link Event Data Format . . . . . . . . . . . . . . . . . . . . . 99
6.5.5 The Transfer to RGTM-O . . . . . . . . . . . . . . . . . . . . . . . . 103
6.6 Collecting the PPrASIC Readback Data . . . . . . . . . . . . . . . . . . . . . 108
6.6.1 The Data Format On the Serial Interface . . . . . . 108
6.6.2 Readback of Con guration Data . . . . . . . . . . . . . . . . . . . . . 109
6.6.3 Readout of PPrASIC Energy Rates and Spectra . . . . . . . . . . . . . 112
6.7 Readback of TTCrx Data . . . . . . . . . . . . . . . . . . . . . 116
6.8 Spying the PPrASIC Serial Interface Data Over the VME . . . . . . . . . . . . 116
6.9 Design Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
7 The Functional Tests of the PreProcessor Module 119
7.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
7.2 Single Board Tests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
7.2.1 The Test Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
7.2.2 The DAC Scan Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124