Traitement des puces électroniques et nouveaux procédés d’interconnexion

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Les composants électroniques sont omniprésents au quotidien. On les trouve dans nos salons, nos téléphones, nos voitures et parfois en nous-mêmes avec des dispositifs médicaux implantables. De toutes natures, de toutes tailles ils sont au cœur des enjeux des micro- et nanotechnologies.
Fabriqués collectivement, ils sont connectés et configurés, parfois individuellement. Dans un premier ouvrage nous présentions le packaging avancé sur silicium, pour compléter cet état de l'art, il nous a semblé intéressant dans cet ouvrage d'expliquer le traitement des composants électroniques après leur fabrication sur substrat de silicium jusqu'à leur conditionnement final.
Ce livre décrit les principales étapes technologiques de conditionnement que suivent les composants électroniques puis des principales méthodes d'interconnexion choisies souvent en fonction des applications abordées.
Enfin il présente de nouvelles technologies d'interconnexion adaptées aux nouveaux procédés d'intégration avec par exemple les Through Silicon Vias (TSV) développés pour l'Intégration 3D.
Introduction. Traitement des circuits et des composants électroniques. Chapitre 1. Le traitement des puces au niveau du substrat, amincissement et découpe. Chapitre 2. Les opérations de report sur substrat. Chapitre 3. Généralités sur les procédés d'interconnexion. Chapitre 4. Protection et finition des composants. Interconnexions flip chip. Chapitre 5. Les interconnexions flip chip : concepts et technologies associées. Chapitre 6. Les interconnexions flip chip réalisées avec des bossages brasables. Chapitre 7. Les interconnexions flip chip : performances, fiabilité et perspectives. Chapitre 8. Procédés d'interconnexion par thermocompression. Interconnexions pour applications spécifiques. Chapitre 9. Les interconnexions 3D. Chapitre 10. Interconnexions optiques. Annexe 1. Sigles courants utilisés en packaging et interconnexions. Annexe 2. Équivalence de termes utilisés dans l'ouvrage. Index.

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Date de parution 14 septembre 2011
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EAN13 9782746241794
Langue Français

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Traitement des puces électroniques et nouveaux procédés d’interconnexion





































© LAVOISIER, 2011
LAVOISIER
11, rue Lavoisier
75008 Paris

www.hermes-science.com
www.lavoisier.fr

ISBN 978-2-7462-2085-0


Le Code de la propriété intellectuelle n'autorisant, aux termes de l'article L. 122-5, d'une part,
que les "copies ou reproductions strictement réservées à l'usage privé du copiste et non
destinées à une utilisation collective" et, d'autre part, que les analyses et les courtes citations
dans un but d'exemple et d'illustration, "toute représentation ou reproduction intégrale, ou
partielle, faite sans le consentement de l'auteur ou de ses ayants droit ou ayants cause, est
illicite" (article L. 122-4). Cette représentation ou reproduction, par quelque procédé que ce
soit, constituerait donc une contrefaçon sanctionnée par les articles L. 335-2 et suivants du
Code de la propriété intellectuelle.
Tous les noms de sociétés ou de produits cités dans cet ouvrage sont utilisés à des fins
d’identification et sont des marques de leurs détenteurs respectifs.


Printed and bound by CPI Group (UK) Ltd, Croydon, CR0 4YY, September 2011.





Traitement des puces

électroniques

et nouveaux procédés

d’interconnexion










sous la direction de

Gilles Poupon

















Il a été tiré de cet ouvrage
25 exemplaires hors commerce réservés
aux membres du comité scientifique,
aux auteurs et à l’éditeur
numérotés de 1 à 25 Traitement des puces électroniques
et nouveaux procédés d’interconnexion
sous la direction de Gilles Poupon
fait partie de la série ELECTRONIQUE ET MICROÉLECTRONIQUE
dirigée par Robert Baptist et Daniel Pasquet


TRAITE EGEM
ELECTRONIQUE – GENIE ELECTRIQUE – MICROSYSTEMES

Le traité Electronique, Génie Electrique, Microsystèmes répond au besoin de
disposer d’un ensemble de connaissances, méthodes et outils nécessaires à la
maîtrise de la conception, de la fabrication et de l’utilisation des composants,
circuits et systèmes utilisant l’électricité, l’optique et l’électronique comme
support.

Conçu et organisé dans un souci de relier étroitement les fondements
physiques et les méthodes théoriques au caractère industriel des disciplines
traitées, ce traité constitue un état de l’art structuré autour des quatre grands
domaines suivants :
Electronique et microélectronique
Optoélectronique
Génie électrique
Microsystèmes
Génie des procédés

Chaque ouvrage développe aussi bien les aspects fondamentaux
qu’expérimentaux du domaine qu’il étudie. Une classification des différents
articles contenus dans chacun, une bibliographie et un index détaillé
orientent le lecteur vers ses points d’intérêt immédiats : celui-ci dispose ainsi
d’un guide pour ses réflexions ou pour ses choix.

Les savoirs, théories et méthodes rassemblés dans chaque ouvrage ont été
choisis pour leur pertinence dans l’avancée des connaissances ou pour la
qualité des résultats obtenus.




















Liste des auteurs


Stéphane BELLENGER Christophe KOPP
IPDIA CEA-LETI, Minatec
Caen Grenoble

Stéphane BERNABÉ Patrick LEDUC
CEA-LETI, Minatec CEA-LETI, Minatec
Grenoble Grenoble

Laurent DELLMAN Gilles POUPON
IBM CEA-LETI, Minatec
Zurich Grenoble
Suisse
Jean-Charles SOURIAU
Jean-Luc DIOT CEA-LETI, Minatec
Novapack Grenoble
Saint-Egrève
Aurélie THUAIRE
Franck DOSSEUL CEA-LETI, Minatec
ST Microelectronics Grenoble
Tours




















Table des matières
Introduction ........................................ 17
PREMIÈRE PARTIE. Traitement des circuits
et des composants électroniques ........................... 21
Chapitre 1. Le traitement des puces au niveau
du substrat, amincissement et découpe ....................... 23
Stéphane BELLENGER
1.1. Introduction.................................... 23
1.2. Les processus d’amincissement ........................ 27
1.2.1. Principe de la rectification28
1.2.2. Les procédés de libération des contraintes après amincissement ... 33
1.2.2.1. L’amincissement chimique .................... 34
1.2.2.2. La gravure plasma ......................... 36
1.2.2.3. Le polissage mécano-chimique (CMP)
ou sec (dry polishing) ............................ 36
1.3. La séparation des puces ou sciage (wafer sawing) ............. 36
1.3.1. Le sciage mécanique ........................... 37
1.3.1.1. Les opérations de contrôle .................... 38
1.3.1.2. Les équipements .......................... 39
1.3.2. Autres procédés .............................. 41
1.3.3. Le Dicing Before Grinding (DBG)................... 43
1.4. Bibliographie ................................... 44
Chapitre 2. Les opérations de report sur substrat ................ 47
Stéphane BELLENGER et Jean-Luc DIOT
2.1. Introduction.................................... 47
2.2. Les différents substrats ............................. 49


















10 Puces électroniques et nouveaux procédés d’interconnexion
2.2.1. Les substrats métalliques ........................ 49
2.2.2. Les substrats organiques : laminés et flex............... 51
2.2.3. Les substrats céramiques......................... 54
2.2.4. Les substrats silicium ........................... 56
2.3. Les opérations de die attach .......................... 57
2.3.1. Le report de puces sur substrat par brasure (solder) ......... 57
2.3.2. Le report de puces sur substrat par collage (glue) .......... 59
2.3.3. Le report de puces sur substrat par retournement
(flip chip ou flipping) ............................... 60
2.3.3.1. Procédé par refusion (bumps fusibles) ............. 61
2.3.3.2. Procédé par thermocompression ................. 62
2.3.3.3. Report par collage ......................... 63
2.3.4. Le report de puces sur substrat par empilage (stacked die) ..... 64
2.3.4.1. Structure pyramidale........................ 64
2.3.4.2. Structure non pyramidale ..................... 64
2.4. Principales séquences opératoires de die attach ou de flip chip ..... 66
2.4.1. Principes généraux ............................ 66
2.4.2. Principales opérations de contrôle ................... 68
2.4.3. Le mécanisme d’éjection des puces .................. 69
2.4.4. Les outils de préhension des puces ................... 71
2.4.5. Les propriétés des colles ......................... 72
2.5. Les propriétés des pâtes à braser ....................... 74
2.6. Bibliographie ................................... 74
Chapitre 3. Généralités sur les procédés d’interconnexion .......... 75
Gilles POUPON et Stéphane BELLENGER
3.1. Introduction.................................... 75
3.2. Principaux procédés d’interconnexion .................... 76
3.3. Le câblage filaire ................................ 77
3.3.1. Le ball bonding .............................. 77
3.3.2. Le wedge bonding ............................. 78
3.3.3. Quelle technique choisir ? ........................ 79
3.3.4. Le fil79
3.3.4.1. Nature des fils............................ 80
3.3.3.2. Autres critères de choix ...................... 81
3.4. Evolution du wire bonding en regard
des nouvelles évolutions technologiques ..................... 81
3.4.1. L’interconnexion faible pas ....................... 82
3.4.2. Le stacking des puces .......................... 82
3.5. Bibliographie ................................... 83
































Table des matières 11
Chapitre 4. Protection et finition des composants ................ 85
Stéphane BELLENGER
4.1. Le back end : une multitude de procédés en fonction
des boitiers traités ................................... 85
4.2. Les opérations de protection .......................... 87
4.2.1. L’encapsulation des composants .................... 87
4.2.2. Le moulage par transfert ......................... 88
4.2.2.1. Les résines de moulage ...................... 92
4.2.2.2. Le cycle de moulage ........................ 94
4.2.2.3. Remarques sur le moule et la presse............... 96
4.2.3. Le moulage par compression97
4.2.4. Cas particuliers d’enrobage des composants ............. 98
4.2.4.1. L’underfilling ............................ 98
4.2.4.2. Le glob top ............................. 100
4.2.4.3. Le dam and fill ........................... 101
4.2.5. Le retrait des bavures de résine (deflashing) ............. 102
4.2.5.1. L’ébavurage mécanique ...................... 103
4.2.5.2. L’ébavurage combiné (chimique ou électrochimique
et mécanique) ................................. 104
4.3. La finition des composants ........................... 105
4.3.1. L’étamage des connexions........................ 106
4.3.1.1. L’étamage électrolytique ..................... 107
4.3.2. Le marquage des composants ...................... 110
4.3.2.1. Opération de marquage effectuée avant un test électrique ... 111
4.3.2.2. Opération de marquage effectuée après le test électrique .... 111
4.3.3. La séparation des boitiers et la finition des connexions ....... 112
4.3.3.1. Séparation des boitiers par découpe mécanique ........ 112
4.3.3.2. La séparation des boitiers par sciage mécanique 116
4.3.4. Cas particulier du billage des BGA .................. 118
4.4. Les boitiers leadless : une simplification pour tous ............ 120
4.4.1. Le moulage en nappe........................... 121
4.4.2. Elimination des procédés d’ébavurage et d’étamage ........ 122
4.4.3. Simplification du procédé de séparation, suppression
du cambrage .................................... 123
4.5. Bibliographie ................................... 123
DEUXIÈME PARTIE. Interconnexions flip chip ................... 125
Chapitre 5. Les interconnexions flip chip :
concepts et technologies associées .......................... 127
Franck DOSSEUL
5.1. Définitions .................................... 127
5.1.1. Classification des assemblages et interconnexions
en électronique .................................. 128




















12 Puces électroniques et nouveaux procédés d’interconnexion
5.1.2. L’interconnexion flip chip ........................ 130
5.1.3. Les interconnexions filaires ....................... 131
5.1.4. L’assemblage des WL CSP132
5.1.5. Mise en perspective du flip chip parmi divers modes
d’interconnexions ................................. 132
5.2. Nature et caractéristiques des bossages flip chip .............. 133
5.2.1. Les différents matériaux constituant les bumps ........... 133
5.2.2. Les différentes technologies mises en œuvre
pour la réalisation des bossages ........................ 136
5.3. Le dépôt électrolytique ............................. 139
5.4. Le dépôt chimique................................ 143
5.5. Dépôt par évaporation sous vide ....................... 144
5.6. Dépôt par sérigraphie .............................. 145
5.7. Stud bumping ................................... 146
5.8. Comparaison des différents matériaux
et technologies disponibles dans la mise en œuvre
des bossages conducteurs147
5.9. Technologies d’assemblage des circuits intégrés flip chip ........ 149
5.9.1. Particularités de l’interconnexion flip chip .............. 149
5.9.2. Survol des procédés accessibles .................... 150
5.9.3. L’assemblage par thermocompression
et l’assemblage thermosonique ......................... 151
5.9.4. L’assemblage de bossages brasables.................. 152
5.9.5. L’assemblage de bossages en polymères conducteurs ....... 153
5.9.6. L’assemblage à l’aide de colles polymères (adhesives) ....... 154
5.10. Bibliographie .................................. 155
Chapitre 6. Les interconnexions flip chip réalisées
avec des bossages brasables .............................. 159
Franck DOSSEUL
6.1. Théorie : formation du joint brasé ...................... 159
6.1.1. La théorie du brasage........................... 160
6.1.2. Le procédé de base du brasage ..................... 162
6.2. Structure usuelle de l’interconnexion flip chip brasable.......... 164
6.2.1. Préparation du circuit intégré164
6.2.1.1. L’Under Bump Metallization ................... 165
6.2.1.2. La redistribution des connexions entrées/sorties ....... 165
6.2.2. Nature et caractéristiques de l’interconnexion ............ 168
6.2.2.1. Nature des bossages ........................ 168
6.2.2.2. Nature à l’interface brasure – UBM ............... 172
6.2.3. Dimensions et tolérances des interconnexions brasables ...... 173






























Table des matières 13
6.3. La sérigraphie de pâte à braser à travers un écran métallique ...... 176
6.4. La sérigraphie de pâte à braser en utilisant un écran
en résine photosensible................................ 180
6.5. Dépôt électrolytique de bossages brasables ................. 181
6.6. L’électrolyse de pillars en cuivre avec capot en alliage d’étain ..... 183
6.7. Autres procédés de réalisation de bossages183
6.8. Traitement des oxydes de surface....................... 184
6.9. Report du circuit intégré avec bossages fusibles .............. 185
6.10. Bibliographie .................................. 187
Chapitre 7. Les interconnexions flip chip : performances,
fiabilité et perspectives ................................. 189
Franck DOSSEUL
7.1. Caractérisation de la qualité de l’interconnexion .............. 189
7.1.1. Tests de caractérisation de la qualité des bossages
au niveau du composant ............................. 190
7.1.1.1. Caractérisation dimensionnelle.................. 190
7.1.1.2. Caractérisation physique du bossage .............. 193
7.1.1.3. Caractérisation de l’adhésion du bossage............ 194
7.1.2. Tests de caractérisation de la qualité de l’interconnexion
flip chip ....................................... 196
7.2. Vieillissement et fiabilité thermomécanique des interconnexions
flip chip ......................................... 197
7.2.1. Comportement aux interfaces, vieillissement ............ 197
7.2.1.1. Intermétalliques or-aluminium .................. 198
7.2.1.2. Intermétalliques étain-cuivre ................... 199
7.2.1.3. Intermétalliques étain-nickel199
7.2.1.4. Intermétalliques étain-cuivre et nickel ............. 199
7.2.1.5. Vieillissement des intermétalliques ............... 200
7.2.2. Fiabilité thermomécanique ....................... 201
7.3. Performances électriques et thermiques des interconnexions flip chip ... 206
7.3.1. Données de base.............................. 206
7.3.2. Performances en électromigration ................... 208
7.3.3. Performances en thermo-électromigration .............. 210
7.3.3.1. Notions de thermomigration210
7.3.3.2. Performances en thermo-électromigration ........... 210
7.3.4. Effet fusible ................................ 213
7.3.5. Performances thermiques des bossages ................ 214
7.4. Challenges et perspectives ........................... 215
7.4.1. Intégration dimensionnelle (réduction 2D et 3D des bossages) . . 216
7.4.2. Développement de nouveaux matériaux................ 218
7.5. Bibliographie ................................... 220


























14 Puces électroniques et nouveaux procédés d’interconnexion
Chapitre 8. Procédés d’interconnexion par thermocompression ....... 223
Jean-Charles SOURIAU
8.1. Introduction.................................... 223
8.2. Adhésifs à conduction anisotrope (ACA)/films à conduction
anisotropique (ACF) ................................. 225
8.2.1. Structure des conducteurs adhésifs................... 225
8.2.1.1. Les résines.............................. 226
8.2.1.2. Les charges conductrices ..................... 226
8.2.1.3. Quelques pistes d’amélioration ................. 226
8.2.2. Propriétés des matériaux ......................... 227
8.3. Les films conducteurs anisotropes (ACF) .................. 229
8.4. Stud bump ..................................... 231
8.5. Nouvelles technologies en cours de développement ............ 232
8.5.1. Procédé de Wafer Level-ACF (WL-ACF)............... 232
8.5.2. Les micro-inserts localisés........................ 233
8.6. Bibliographie ................................... 235
TROISÈME PARTIE. Interconnexions pour applications spécifiques ...... 237
Chapitre 9. Les interconnexions 3D ......................... 239
Aurélie THUAIRE et Patrick LEDUC
9.1. Introduction.................................... 239
9.1.1. Qu’est-ce que l’intégration tridimensionnelle ou intégration 3D ? . . 239
9.1.2. Les interconnexions 3D : le via traversant .............. 243
9.1.2.1. L’approche via first ........................ 243
9.1.2.2. L’approche via last245
9.1.2.3. L’approche via middle ....................... 245
9.1.2.4. Atouts et challenges des différentes approches ........ 246
9.2. Le TSV du point de vue technologique : points-clés de la fabrication ... 247
9.2.1. Gravure du silicium ............................ 247
9.2.2. Isolation du TSV ............................. 249
9.2.3. Dépôt du matériau barrière et de la couche d’accroche ....... 251
9.2.3.1. La barrière de diffusion ...................... 251
9.2.3.2. Couche d’accroche ......................... 252
9.2.3.3. Approche alternative : dépôt en voie humide ......... 254
9.2.4. Remplissage du TSV ........................... 255
9.3. Comportement mécanique et électrique des TSV ............. 258
9.3.1. Caractérisation des TSV ......................... 259
9.3.1.1. Caractéristiques électriques statiques .............. 259
9.3.1.2. Modèle RLCG262
9.3.1.3. Fiabilité ............................... 266



























Table des matières 15
9.3.2. Impact du TSV et de l’intégration 3D sur les composants
environnants .................................... 274
9.3.2.1. Impact thermomécanique ..................... 274
9.3.2.2. Impact électrique : phénomène de couplage à partir du TSV . . 276
9.4. Bibliographie ................................... 276
Chapitre 10. Interconnexions optiques ....................... 281
Stéphane BERNABÉ, Laurent DELLMANN et Christophe KOPP
10.1. Notions élémentaires d’optique ....................... 282
10.1.1. Couplage émetteur à guide optique.................. 283
10.1.2. Couplage guide optique à récepteur ................. 286
10.2. Interconnexions puce à fibre optique .................... 287
10.3. Interconnexions optiques sur PCB ..................... 291
10.4. Interconnexions optiques courtes distances en espace libre ....... 297
10.5. Bibliographie .................................. 300
Annexe 1. Sigles courants utilisés en packaging et interconnexions ..... 303
Annexe 2. Equivalence de termes utilisés dans l’ouvrage ............ 309
Index ............................................ 311










Introduction
Rarement visibles, les composants électroniques sont pourtant omniprésents dans
notre quotidien. Les dispositifs électroniques qu’ils équipent, occupent une grande
place dans nos salons et équipements de bureau, mais on en trouve aussi un nombre
considérable dans nos cuisines, nos buanderies, nos voitures, dans les trains et les
avions et parfois même « en nous-mêmes » par le biais des dispositifs médicaux
implantables tel le pacemaker. Il serait même aisé d’ignorer que nous avons en
permanence plusieurs dizaines de ces composants dans nos poches, à l’intérieur de
nos indispensables téléphones portables. S’il ne s’agissait de compter que les plus
sophistiqués de ces composants, les circuits intégrés, on en trouverait déjà plusieurs
milliards en fonctionnement dans le monde. Que dire donc du nombre de transistors,
l’élément de base de ces circuits, dont la fameuse loi de Moore décrit assez
précisément le nombre « exponentionellement » croissant dans les circuits intégrés
depuis 40 ans ? Les circuits intégrés peuvent à leur tour être intégrés dans des
systèmes encore plus complexes, les modules et microsystèmes qui offrent
davantage de diversification et de performance et pour lesquels on parle du monde
du More than Moore. Les composants, de toutes natures et de toutes tailles, sont au
cœur des enjeux des micro et nanotechnologies.
Entre les dispositifs et les circuits, il y a le packaging. Les composants
électroniques, fabriqués collectivement dans des salles blanches d’Europe, d’Asie et
d’Amérique, sont ensuite connectés et configurés, parfois individuellement. Ainsi,
les techniques de packaging et de connectique doivent leur permettre d’être
conditionnés dans l’environnement qui leur est favorable avec les meilleures
performances électriques et thermiques et une fiabilité optimale. Afin d’expliquer
les étapes de conditionnement de ces divers composants, nous nous étions intéressés
dans un premier ouvrage au packaging avancé sur silicium. L’objectif était de

Introduction rédigée par Gilles POUPON. 18 Puces électroniques et nouveaux procédés d’interconnexion
présenter un panorama général des techniques de packaging en tenant compte de
l’évolution des produits, des nouvelles technologies disponibles et des contraintes
environnementales et économiques. Nous en avions également profité pour présenter
quelques solutions adaptées à des fonctionnalités spécifiques (mécaniques, fluidiques ou
optiques) couvrant plusieurs domaines d’application en en esquissant les
perspectives techniques et économiques. En décrivant tour à tour les principaux
concepts de packaging avancé, les problématiques conséquentes aux nouveaux
procédés d’intégration et des exemples d’applications, nous nous étions efforcés de
décrire comment les composants électroniques pouvaient évoluer et communiquer
dans leur environnement de fonctionnement.
Afin de compléter cet état de l’art, il nous a semblé intéressant dans ce nouvel
ouvrage de présenter le traitement des composants électroniques après leur
fabrication sur substrat de silicium (en sortie des salles blanches dites front end)
jusqu’à leur conditionnement final, le packaging). Ce livre décrit les principales
étapes technologiques de conditionnement des composants électroniques. Il traite
également des procédés d’interconnexion, que ce soit au niveau des principales
méthodes, ou en fonction des applications abordées. Notons toutefois que l’étape de
test (que ce soit au niveau du composant ou du boitier final) ne sera pas abordée
dans cet ouvrage.
Le traitement des circuits et des composants électroniques est souvent complexe.
En effet, il n’existe pas de conditionnement universel, chaque composant requiert un
boitier et une finition spécifiques. De la même manière, les procédés d’interconnexion,
qui permettent à la puce de communiquer, évoluent pour s’adapter aux nouvelles
méthodes d’intégration ou aux contraintes économiques et environnementales. Le
passage légal au « sans plomb », les procédés collectifs ou l’intégration 3D en sont de
bons exemples. Notons que l’industrie du packaging des semi-conducteurs (circuits
intégrés, micro et nano-systèmes » est d’une rare diversité technologique : du fait des
multiples problématiques applicatives et solutions disponibles, les nouvelles techniques
s’ajoutent aux précédentes mais ne les remplacent jamais tout à fait.
La première partie de cet ouvrage est consacrée au traitement des puces dés leur
sortie du « front end » jusqu’au marquage qui précède la livraison chez le client. Le
premier chapitre traite des dernières étapes collectives qui précèdent la découpe des
puces et leur séparation avec un regard particulier sur les procédés d’amincissement
qui sont au cœur de la très actuelle intégration tridimensionnelle. Dans le second
chapitre, nous aborderons le problème du report des puces sur divers substrats dans


Introduction 19
des boitiers, avant un rapide survol des procédés d’interconnexion (chapitre trois).
La protection et la finition des composants constituent le dernier chapitre dédié au
traitement des composants. L’essentiel des chapitres de cette partie a été rédigé par
Stéphane Bellenger de la société IPDIA auquel Sophie Verrun et Marc Zussy du
CEA LETI (chapitre 1) et Jean-Luc Diot de Novapack (chapitre 2) ont apporté leur
concours.
La seconde partie de cet ouvrage se focalise sur les interconnexions flip chip. Le
flip chip, inventé par IBM dans les années 1960, a vécu un essor considérable. Il
existe de nombreuses méthodes de flip chip comportant des matériaux très divers et
couvrant une gamme de billes de quelques microns à plus d’un millimètre de
diamètre. Trois chapitres écrits par Franck Dosseul de ST Mircoelectronics,
décrivent les différentes méthodes de flip chip et technologies associées, la
réalisation de bossages brasables et enfin les performances, la fiabilité et les
perspectives. Dans cette même partie, Jean Charles Souriau, du CEA-LETI, présente
les procédés d’interconnexion par thermocompression.
Enfin la troisième partie du livre est consacrée à deux applications particulières
avec les procédés d’interconnexions pour l’intégration 3D avec les TSV – Through
Silicon Vias (chapitre écrit par Aurélie Thuaire et Patrick Leduc du CEA-LETI) et
les interconnexions optiques (Christophe Kopp et Stéphane Bernabé du CEA-LETI
et Laurent Dellmann, d’IBM Research Zurich).
Dans le domaine du packaging et de l’interconnexion, les procédés
technologiques et les composants montés en boitier sont souvent identifiés sous forme
d’acronymes. Dans un souci de compréhension pour le lecteur, nous nous sommes
attachés le plus souvent possible à en donner la traduction française. Pour compléter
ces informations, nous avons regroupés dans l’annexe 1, un tableau permettant de
retrouver la signification des sigles les plus courants. De même, les procédés étant
parfois génériques ils touchent des domaines d’application variés. Cette diversité a
conduit l’homme du métier à employer plusieurs dénominations selon la communauté de
langue française (France, Québec, Belgique, Suisse…) ou anglaise pour désigner une
même opération (amincissement, rectification, rodage, grinding…) ou un même
élément (bossage, protubérance, bump…). Ce sera le cas dans cet ouvrage même si,
bien entendu, les spécialistes pourront parfois nuancer l’emploi de chacun de ces
termes. Afin d’en simplifier l’accès nous avons regroupé en annexe 2, un tableau
rappelant les principales dénominations et leur(s) équivalent(s) anglais.
Cet ouvrage se définit comme une première approche pédagogique aussi
exhaustive que vis-à-vis d’un domaine industriel dont la diversité technologique est
20 Puces électroniques et nouveaux procédés d’interconnexion
difficile à appréhender dans son ensemble. En effet, les ingénieurs et chercheurs se
focalisent généralement sur une technologie particulière, visant un ensemble
restreint d’applications. Nous souhaitons donc qu’il vous aidera à appréhender la
« photo à large champ » des techniques et technologies du packaging des
semiconducteurs et des microsystèmes et de leur dynamique d’évolution.
PREMIÈRE PARTIE
Traitement des circuits
et des composants électroniques
Chapitre 1
Le traitement des puces au niveau
du substrat, amincissement et découpe
1.1. Introduction
De la réalisation proprement dite des puces électroniques à leur intégration dans
des boitiers ou sur des cartes, un certain nombre d’opérations technologiques
interviennent que ce soit au niveau du substrat ou bien du composant individuel. A
la fin des opérations dites de front end au cours desquelles les composants
électroniques sont fabriqués collectivement sur un substrat, la première étape du
back end consiste à tester les puces afin d’identifier celles qui sont conformes ou
non conformes au cahier des charges. Cette opération est appelée « contrôle sous
pointe » (en anglais probing).
Traditionnellement, les étapes d’assemblage et de test sont effectuées sur un
même site industriel. Il est important de noter que ce type d’activité est aujourd’hui
délocalisé (depuis la fin des années 1970) vers les pays émergeants (Asie, Amérique
Latine, Afrique du Nord, Europe de l’Est).
Les substrats sont ensuite acheminés pour des opérations concernant :
– la rectification : amincissement des substrats suivant les spécifications en
épaisseur du boitier final (grinding/etching ou CMP pour Chemical Mechanical
Polishing) ;
– la découpe des substrats pour séparer les puces (sawing ou dicing) ;

Chapitre rédigé par Stéphane BELLENGER. 24 Puces électroniques et nouveaux procédés d’interconnexion
– le report des composants sur un substrat selon diverses technologies ;
– le câblage (routage et interconnexions) vers le substrat d’accueil afin de
reporter les connexions électriques (alimentation, masse et signaux de la puce) vers
l’extérieur du boitier (wire bonding).
Pendant longtemps, l’opération de câblage des puces était effectuée à l’aide de
fils (wire bonding) mais depuis quelques années de nouveaux procédés
d’interconnexion ont émergé, le plus connu étant le flip chip. Cette méthode consiste à
retourner la puce sur le substrat (flipping). La connexion électrique et mécanique est
établie à l’aide de billes (balls ou bumps) positionnées sur des plots de connexions
(pads). Cette technique d’interconnexion est surfacique (l’ensemble de la surface de
la puce intervient) et permet donc un gain d’intégration important et une diminution
de l’encombrement (footprint).
La dernière étape consiste à protéger le composant à l’aide d’une résine époxy
(ou un autre polymère). Cette étape, appelée encapsulation (packaging) ou moulage
(molding), est suivie d’une opération de polymérisation permettant la stabilisation de
la résine (curing ou Post Mold Cure – PMC).
Bien que ces opérations soient qualifiées de back end au sens de la
microélectronique, elles sont considérées comme front end pour le montage des
composants puisque les puces sont encore nues et exigent un certain niveau de
propreté environnemental. En effet, avant encapsulation, les circuits intégrés sont
vulnérables aux contaminations de tout ordre, et c’est pourquoi toutes les opérations
précédentes sont effectuées dans des salles blanches (classe 1 000).
Nous présentons ci-dessous un schéma de cette partie (figure 1.1).

Figure 1.1. Etapes principales d’assemblage front end (front end flow)
Le traitement des puces au niveau du substrat 25
Une fois les substrats moulés, ils sont ensuite acheminés vers les opérations
de back end ou le niveau de propreté de l’environnement est moins critique
(généralement en classe 10 000). Ces opérations sont autant diversifiées qu’il existe
de types de boitiers différents (boitiers de puissance, boitiers de signal, µ-boitiers,
modules dédiés à des applications spécifiques, boitiers passifs). Plusieurs exemples
sont présentés dans la figure 1.2. Notons que tous ces boitiers sont répertoriés par le
1JEDEC dont les normes servent de référence (publications JEDEC) .

Figure 1.2. Exemples de boitiers. De gauche à droite, de haut en bas, [IPDIA/NXP] : Power
Module HDIP18, TO-22O, DPAK, SOT-223, DIL-32, HVQFN-32, SO-20, LQFP-80, BGA-456
Compte tenu de leur extrême diversité, la fin des opérations est particulière pour
chaque catégorie de boitier depuis le moulage jusqu’au test. De même, l’ordre et la
nature des opérations technologiques diffèrent d’un boitier à l’autre, et ne figurent
dans la description suivante qu’à titre d’exemple :
– opération de marquage par encre (ink marking) ou par laser (laser marking) (le
plus répandu). Le marquage comporte le nom commercial du composant, le logo du
fabricant et les données de traçage de la production (code de fabrication, date…) ;
– l’étamage des pattes des circuits (tin plating ou tin dipping) afin que
l’utilisateur puisse reporter le boitier sur la carte d’accueil (board ou PCB) par
soudure ;

1. JEDEC : JEDEC Solid state Technology Association (Joint Electron Device Engineering
Council). Consortium, groupement d’intérêt EIA (Electronic Industries Alliance), pour la
définition de normes dans l’électronique, appellation des boitiers et côtes boitier, test de
fiabilité normalisés… Voir site Internet www.jedec.org.
26 Puces électroniques et nouveaux procédés d’interconnexion
– la découpe des substrats afin d’obtenir des boitiers unitaires : opérations
mécaniques avec la découpe par lame (sawing ou singulation) ou par opérations de
« dé-court-circuitage et séparation » utilisant des outils (matrice/poinçons) dédiés
(en anglais, plusieurs termes complémentaires dont dam-bar cutting, de-junk,
cropping, singulation).
Les dernières générations de boitiers packageless qui constituent la famille des
CSP (Chip-Scale Package) sont traitées différemment (pas de moulage et un billage
final (solder balling). On peut éventuellement appliquer une protection de surface
particulière (backside coating).
A l’issue de ces étapes technologiques, le boitier est prêt à être monté sur
différentes cartes. De la même manière que pour le test sur substrat, des opérations
de test final des composants sont mises en œuvre et comportent une succession de
tests paramétriques et applicatifs (en anglais final test). Parfois on procède à des
tests en température ou de tests de « déverminage » suivant les normes des marchés
concernés (grand public, automobile, spatial, militaire…).
Les opérations d’emballage et d’étiquetage sont enfin effectuées avant mise en
magasin (en anglais final packing et labelling). Ces emballages sont, eux aussi, très
divers suivant les marchés applicatifs et les équipements d’insertion sur carte qui
seront utilisés. Ils peuvent se présenter en vrac, sachets ou boites (bulk, de moins en
moins répandu), dans des tubes plastiques (plastic tubes), des boites alvéolées
(waffle pack), des bandes alvéolées (tape and reel).
Le schéma présenté ci-dessous (figure 1.3) rassemble toutes les opérations de back
end que nous venons d’évoquer et sur lesquelless nous reviendrons au fil de cet ouvrage.

Figure 1.3. Etapes principales d’assemblage : back end (back end flow)
Après cette entrée en matière, nous allons aborder dans les deux sections
suivantes les étapes de rectification des substrats et de separation des composants.
Le traitement des puces au niveau du substrat 27
1.2. Les processus d’amincissement
Comme nous l’avons expliqué auparavant, le cycle de fabrication et de test des
circuits intégrés en salle blanche, comporte deux phases distinctes en
microélectronique appelées front end (réalisations des composants élémentaires jusqu’au
plot de contact) et back end (niveaux métalliques supérieurs d’interconnexions,
alimentation…). A ce niveau, les circuits se présentent sous la forme de substrats, en
silicium et dont le diamètre peut atteindre 300 mm (12 pouces de diamètre) voire
450 mm pour les futures générations. On procède alors à une cartographie
permettant d’identifier les puces défectueuses pendant l’opération de test des circuits
(wafer mapping).
Pour des applications de plus en plus nombreuses qui nécessitent de réduire
l’épaisseur du packaging final ou bien pour de nouvelles solutions d’intégration (par
exemple l’intégration 3D), on est de plus en plus souvent amené à amincir le
substrat d’origine. Cette réduction d’épaisseur constitue la première opération de
packaging des composants et s’effectue de manière collective.
Le besoin en amincissement de substrats est apparu à la conjonction de deux
évolutions constantes dans la fabrication des composants électroniques :
– une augmentation de l’épaisseur des substrats due à la constante augmentation
de leur diamètre (de 100 mm au début des années 1980 à 300, voire 450
aujourd’hui). Cette stratégie a essentiellement pour but de diminuer les coûts de
production des circuits intégrés mais s’accompagne nécessairement d’une
augmentation de l’épaisseur des substrats pour compenser leur fragilité mécanique et
conserver un rendement correct (en termes de casse liée aux opérations de
fabrication). Le besoin de les amincir en vue d’une mise en boitier ou d’une
utilisation en technologie WL-CSP est donc devenue inévitable ;
– une réduction de l’épaisseur des boitiers de plusieurs millimètres au début des
années 1990 (exemple des boitiers de type SO ou QFP) à quelques centaines de
microns aujourd’hui (exemple des boitiers TSSOP, HVQFN, TFBGA ou CSP), afin
de faciliter un assemblage plus compact sur carte et à moindre coût grâce aux
2techniques de soudure à la vague des boitiers CMS en technologie de report double
face. De nouveaux besoins technologiques (assemblages SiP, WLCSP) ou des
applications à encombrement réduit (cartes à puce, RFID, cartes SIM…) ont encore
accéléré cette nécessité.
Il est donc apparu à la fin des années 1980 le besoin de développer une étape
technologique d’amincissement des substrats (rectification, rodage – en anglais

2. CMS, composants de report en surface (SMD en anglais pour Surface Mount Device).
28 Puces électroniques et nouveaux procédés d’interconnexion
grinding), issue des procédés de réalisation des substrats après tirage des lingots de
silicium. Cette étape est essentiellement mécanique, et peut s’accompagner d’une
opération spécifique pour éliminer autant que possible les défauts cristallins générés
par l’opération mécanique (dislocations, incrustation de particules de diamant…).
Cette étape additionnelle permet aussi de libérer les contraintes induites,
d’augmenter la tenue mécanique des substrats et des puces pendant les opérations
suivantes et donc améliorer la fiabilité du composant.
1.2.1. Principe de la rectification
La rectification consiste à amincir une plaque par un fraisage à l’aide d’une
meule diamantée. Chaque roue est caractérisée par un indice granulométrique (#325,
#3 200…) et la taille d’un µ-diamant unitaire est le rapport (en µm) 16 000/# indice.
Elle permet d’aller de plusieurs centaines à quelques dizaines de microns
d’épaisseur. A l’échelle macroscopique, la matière est enlevée par fracture et
clivage. Le principe consiste en la mise en rotation d’une plaquette maintenue par
aspiration sur un plateau en céramique (alumine poreuse). L’ensemble se déplace
sous la meule diamantée en rotation elle aussi (figure 1.4).

Figure 1.4. Principe de l’amincissement des substrats (grinding et stress release)
Selon l’épaisseur, les fabricants de composants admettent généralement les
comportements mécaniques suivants :
– épaisseur finale supérieure à 200 µm (domaine de rigidité du substrat) : une
simple rectification mécanique est effectuée, sauf pour quelques cas particuliers liés
aux exigences en fiabilité du domaine applicatif visé ;
– épaisseur inférieure à 100 µm (domaine de flexibilité du substrat) : il se
présente comme une « feuille » extrêmement flexible pour les épaisseurs très faibles
(< 50 µm). La libération des contraintes est obligatoire. Les difficultés sont liées à la


Le traitement des puces au niveau du substrat 29
fragilité et la déformation des substrats lors de leur manipulation entre les étapes de
rodage mécanique, de libération de contrainte et de sciage. Ces dernières années,
cette configuration fait l’objet de développements importants en particulier lorsqu’il
s’agit de reporter ces substrats minces sur des « supports temporaires » (carriers)
afin d’en faciliter leur manipulation si besoin ;
– épaisseurs intermédiaires (substrat ni souple ni rigide) : le risque de casse après
rodage mécanique est très important. A noter que la spécification concernant
l’épaisseur optimale en dessous de laquelle la libération de contraintes devrait être
obligatoire a fait longtemps débat avec comme principale interrogation : comment
garantir la fiabilité des composants à un coût acceptable avec des procédés
conventionnels de libération de contrainte pour les usines d’assemblage ?
Les principales étapes rencontrées lors d’un procédé d’amincissement sont les
suivantes :
– la protection de la face active du substrat par un film (foil) (optionnelle) ;
– la rectification du substrat à une épaisseur proche de celle souhaitée à l’aide
d’une première meule diamantée de gros grains (quelques dizaines de microns),
stressante pour le substrat cristallin ;
– la rectification finale de quelques dizaines de microns à l’aide d’une deuxième
meule diamantée dont les grains sont plus petits (quelques microns), étape moins
stressante qui joue le rôle de réduction du nombre de défauts cristallins par mm², de
relâchement de contrainte et d’uniformisation de l’épaisseur du substrat ;
– le retrait du film de protection ;
– le contrôle du procédé : épaisseur, homogénéité, TTV (Total Thickness Variation),
flèche et défaut de planéité (bow, warp) et défauts visuels.
Les principaux paramètres à surveiller sont très nombreux :
– vitesse de rotation des plateaux (chucks) sur lesquels les substrats sont
maintenus par aspiration, la face arrière étant exposée à la meule ;
– vitesse de rotation des meules (grinding wheel) ;
– angle d’inclinaison de la meule ou du chuck (pour un bon TTV) ;
– vitesse de descente des colonnes de rodage (speed) ;
– débits d’eau de refroidissement du substrat et d’évacuation des déchets ;
– type de diamant et de liant utilisés sur les deux meules ;
– qualité de l’eau des-ionisée (« eau DI ») et sa température (contrôle) ;
– position des buses ;
– caractéristiques du film de protection (« UV », « non-UV », épaisseurs…) ;
30 Puces électroniques et nouveaux procédés d’interconnexion
– préparation des meules avant procédé (« dressage ») ;
3– élimination des déchets ;
– contrôle de la température du substrat.
Les feuilles de protection des substrats (foils) sont des films plastiques revêtus de
colle sur une face. La nature et l’épaisseur du film et de la colle ont un impact sur la
qualité de l’amincissement et sa reproductibilité.
Avec le développement des applications SiP et CSP, l’opération de rectification
s’est positionnée après celle de bumping des substrats afin d’éviter de manipuler des
substrats fins et fragiles lors de cette opération. Dans ce contexte, la nature des films
de protection est différente. Notamment, il faut tenir compte de l’épaisseur de colle
en fonction de la hauteur des bumps, et de l’épaisseur totale du film afin de faire une
opération de rectification sans risque de fragilisation. A titre d’exemple, le choix
d’un film dit « UV » dont l’adhérence sur le substrat chute après insolation sous
lampe UV facilite le retrait après rodage.
Il est important de réaliser le collage des substrats sur un équipement spécifique
pour garantir l’absence de bulles. De même il est tout aussi important de respecter
un temps de collage suffisant pour assurer une adhésion parfaite et minimiser le
risque de génération de défauts lors de l’opération d’amincissement.
La première meule de rodage doit pouvoir réduire rapidement l’épaisseur sans
trop perturber la surface (défauts cristallins) : on utilise en général des diamants plus
grossiers d’une quarantaine de microns. En contrepartie, la vitesse d’usure liée à la
vitesse de descente de la meule a un impact direct sur l’uniformité de l’épaisseur du
substrat, les perturbations induites dans le cristal et l’échauffement des substrats.
La deuxième meule a pour but d’amener le substrat à la bonne épaisseur en
limitant davantage les effets induits (défauts cristallins, fissures, zone de dislocation
dans la zone écrouie). La pression appliquée est moindre (vitesse de descente de la
meule) et les vitesses de rotation adaptées. Les meules comportent des grains de
diamants plus petits, entre 2 µm et 5 µm (notons que la granulométrie des diamants
4s’exprime en mesh par les fabricants de meules). Ces diamants sont noyés dans un
liant qui constitue la matrice de la meule, dont les caractéristiques dépendent du type

3. Déchets : à titre d’exemple, une production de 1 000 substrats par jour de plaques 12
pouces de 800 µm rodées à 150 µm génère un volume de particules de 17 mètres cube par an.
4. Mesh : (en français : maille ou filet). C’est une unité anglo-saxonne permettant de définir
des tamis. 1 mesh = 1 maille par pouce. 50 mesh signifieraient qu’il y a 50 trous par pouce,
chaque trou étant dans ce cas de 508 µm (norme AFNOR).