THESE traitement des images et du signal

Sujets

• Rémanence
• Élection partielle québécoise de 2007
• Processeur asynchrone
• Pop-up
• D'une ombre à l'autre
• Dynamique moléculaire

Informations

• Publié par: Syal
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• Langue: Français
• Poids de l'ouvrage: 3 Mo

Extrait

ECOLE DOCTORALE SCIENCES ET INGENIERIE De l’université de Cergy-Pontoise THESE Présentée pour obtenir le grade de docteur de l’université de Cergy-Pontoise Spécialité : Traitement des Images et du Signal OUTILS ET MÉTHODES POUR LES ARCHITECTURES RECONFIGURABLES DYNAMIQUEMENT À GRAIN FIN. SYNTHÈSE ET GESTION AUTOMATIQUE DES FLUX DE DONNÉES. par Nicolas ABEL Laboratoire des Équipe de Traitement des Images et du Signal - UMR 8051 CNRS 19 mai 2006 Devant le jury composé de : M. Philippe BUTEL Invité M. Didier DEMIGNY Directeur de thèse M. Lounis KESSAL Co-directeur de thèse M. Michel PAINDAVOINE Rapporteur M. Eduardo SANCHEZ Rapporteur M. Olivier SENTIEYS M. Michel ROBERTRemerciements Ce manuscrit présente les travaux de recherches que j’ai mené au sein du laboratoire ETIS pen- dant ma thèse de doctorat. Je tiens à en remercier les membres qui, en créant une ambiance propice au travail, ont tous participé à ces recherches. Plus généralement, je remercie mes col- lègues de l’ENSEA avec lesquels j’ai travaillé, mais surtout beaucoup appris. Dans cette équipe, je remercie en particulier, Didier DEMIGNY, maintenant professeur à l’Uni- versité de Rennes I, et Lounis KESSAL, maître de conférences habilité à diriger des recherches, pour la confiance qu’ils m’ont accordé en dirigeant ma thèse. Leur expertise et leur vision com- plémentaire m’ont guidé tout au long de ce travail. Je remercie M. Michel ROBERT, Professeur à l’Université de Montpellier II et Directeur du LIRMM, pour l’accueil qu’il m’a réservé lors de mes visites au LIRMM. Sa participation à ce jury est un honneur. Ma gratitude va également à M. Eduardo SANCHEZ, professeur à l’École Polytechnique Fé- dérale de Lausanne, pour le temps et le soin qu’il a consacré à rapporter mes travaux. Je remercie M. Philippe BUTEL, Responsable du service ASIC & FPGA de MBDA France, pour l’intérêt qu’il a porté à mon travail en acceptant l’invitation à ma soutenance. J’exprime toute ma reconnaissance à M. Olivier SENTIEYS, professeur à l’Université Rennes I et responsable de l’équipe R2D2 de l’IRISA, pour sa participation à ce jury. Je garde en mé- moire ses visites au laboratoire ETIS au cours desquelles s’organisait le rapt de mon directeur de thèse. Enfin, je remercie M. Michel PAINDAVOINE, professeur à l’Université de Bourgogne et Direc- teur du LE2I, d’avoir accepté d’être rapporteur de ma thèse. Sans son implication sur le projet ARDOISE, je n’aurais sans doute pu travailler dans d’aussi bonnes conditions. Merci à tous. v viiTable des matières Introduction 1 I Outils et méthodes pour les architectures reconfigurables dynamiquement à grain fin 3 1 La reconfiguration dynamique 5 1.1 La reconfiguration dynamique des FPGA . . . . . . . . . . . . . . . . . . . . . 5 1.1.1 Définition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 1.1.2 Gain apporté par la reconfiguration dynamique . . . . . . . . . . . . . 8 1.1.3 La reconfiguration dynamique et les Systems on Chip (SoC) . . . . . . 13 1.2 Les architectures reconfigurables dynamiquement . . . . . . . . . . . . . . . . 15 1.2.1 Rémanence d’une architecture reconfigurable dynamiquement . . . . . 15 1.2.2 Architectures à grain épais . . . . . . . . . . . . . . . . . . . . . . . . 18 1.2.3 Architectures à grain fin . . . . . . . . . . . . . . . . . . . . . . . . . 22 1.3 Bilan et perspectives . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 1.3.1 La reconfiguration dynamique des FPGA dans l’industrie . . . . . . . . 27 1.3.2 ARDOISE : un support de recherche . . . . . . . . . . . . . . . . . . . 29 1.3.3 Besoin d’outils . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31 2 Mise en œuvre de la reconfiguration dynamique partielle 33 2.1 Nouvelles contraintes sur les reconfigurations . . . . . . . . . . . . . . . . . . 33 2.1.1 Durée des reconfigurations . . . . . . . . . . . . . . . . . . . . . . . . 33 2.1.2 Taille des fichiers de configuration . . . . . . . . . . . . . . . . . . . . 36 2.1.3 Nombre des configurations . . . . . . . . . . . . . . . . . . . . . . . . 38 2.2 Compression des fichiers de configurations partielles . . . . . . . . . . . . . . 40 2.2.1 Reconfiguration par fenêtres . . . . . . . . . . . . . . . . . . . . . . . 40 2.2.2 Génération du fichier de configuration . . . . . . . . . . . . . . . . . . 42 2.2.3 Comparaison des solutions proposées . . . . . . . . . . . . . . . . . . 47 ixTABLE DES MATIÈRES 2.3 Gestion matérielle des reconfigurations . . . . . . . . . . . . . . . . . . . . . . 49 2.3.1 Module matériel de reconfiguration . . . . . . . . . . . . . . . . . . . 49 2.3.2 Architecture du gestionnaire de configuration . . . . . . . . . . . . . . 53 2.3.3 Validation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 3 Gestion logicielle des reconfigurations 61 3.1 Méthodologie de développement des configurations . . . . . . . . . . . . . . . 61 3.1.1 Définition des configurations . . . . . . . . . . . . . . . . . . . . . . . 61 3.1.2 Environnement de développement . . . . . . . . . . . . . . . . . . . . 63 3.1.3 Environnement de validation . . . . . . . . . . . . . . . . . . . . . . . 66 3.2 Gestion haut-niveau des reconfigurations . . . . . . . . . . . . . . . . . . . . . 67 3.2.1 Encapsulation des configurations . . . . . . . . . . . . . . . . . . . . . 67 3.2.2 Gestion de la mémoire du gestionnaire de configuration . . . . . . . . . 69 3.2.3 Exemple de programmation et conclusion . . . . . . . . . . . . . . . . 71 3.3 Gestion de haut-niveau et flexibilité . . . . . . . . . . . . . . . . . . . . . . . 73 3.3.1 De la configuration à l’IP . . . . . . . . . . . . . . . . . . . . . . . . 73 3.3.2 Reconfiguration à partir des IP . . . . . . . . . . . . . . . . . . . . . . 74 3.3.3 Extensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77 II Synthèse des flux de données dans les architectures reconfigurables dynamiquement 81 4 Architectures flot de données 83 4.1 Flux de données vidéo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 4.1.1 Flux entrelacé . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 4.1.2 Flux désentrelacé . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86 4.1.3 Étude et paramétrage des flux de données . . . . . . . . . . . . . . . . 86 4.2 Traitement flot de données . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 4.2.1 Lisseur de Nagao . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 4.2.2 Lisseur de Deriche . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 4.2.3 Généralisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94 4.3 Modélisations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97 4.3.1 Extension des flux de données . . . . . . . . . . . . . . . . . . . . . . 97 4.3.2 Découplage des flux et des traitements . . . . . . . . . . . . . . . . . . 101 4.3.3 Un modèle d’architecture . . . . . . . . . . . . . . . . . . . . . . . . . 103 x