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MI43
1. Gestion mémoire (8pts)
Médian MI43
Printemps 1999
1.1. Quelest le principe de la mémoire hiérarchisée ? 1.2.Le PowerPC 601 est un processeur 32 bits RISC. Il possède un bus d'adresse sur 32 bits (A0…A31) et un bus de donnée sur 64 bits (D0…D63). Ce processeur possède un cache interne unifié (données et instructions) dont la structure est donnée figure 1.
Figure 1 : Cache premier niveau du PowerPC601
1.2.1. Sachantqu'un mot pour ce type de processeur est d'une longueur de 4 octets (32 bits), quelle est la taille de ce cache ? 1.2.2. Enconsidérant qu'un accès mémoire s'effectue en 4 cycles d'horloges : 2 pour la phase d'adressage et 2 pour la phase donnée. Combien faut-il de cycle pour remplir une ligne de ce cache ? 1.2.3. Sachantque les 16 mots d'une ligne correspondent à 16 mots contigus en mémoire principale, comment pourrait-on réduire le nombre de cycles d'horloge nécessaires pour le remplissage d'une ligne du cache. 1.2.4. Combiende ligne d'adresse sont inutiles pour accéder à une donnée ? On supprime ces lignes, parmi les lignes d'adresse restantes, lesquelles utiliseriez-vous pour accéder à une donnée stockée dans une ligne du cache. 1.2.5. Quelest l'intérêt de l'alignement de données ? Si vous deviez écrire un programme sur ce type de processeur, quelle directive d'alignement de données donneriez-vous au compilateur. 1.2.6. Combiende lignes d'adresse sont nécessaires pour repérer une ligne de cache dans un jeu. 1.2.7. Sil'on considère qu'une étiquette du cache correspond aux bits de poids forts de l'adresse, quelle doit être la longueur de l'étiquette.
UTBM
Nicolas Lacaille
Un pour Un
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