COLLOQUE NATIONAL GDR SOC-SIP

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Version 9 juin 2011 COLLOQUE NATIONAL DU GDR SOC-SIP Institut des Nanotechnologies de Lyon - CPE Lyon Domaine Scientifique de la Doua, Bâtiment 308 43, boulevard du 11 Novembre 1918 69616 Villeurbanne Mercredi 15 - vendredi 17 juin 2011 Organisation : Yann Deval, Ian O'Connor, Michel Robert ● Logiciels Embarqués et Architectures Matérielles : Frédéric Petrot, Franck Wajsbürt ● Architectures Reconfigurables : Bertrand Granado, Gilles Sassatelli ● Méthodes et outils de conception AMS & RF : Patricia Desgreys, Nathalie Deltimple ● Test & Tolérance de SOC/SIP : Patrick Girard, Régis Leveugle ● Consommation et Energie dans les SOC/SIP : Nathalie Julien, Cécile Belleudy ● Systèmes

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Extrait

Version 9 juin 2011

COLLOQUE NATIONAL DU GDR SOC-SIP

Institut des Nanotechnologies de Lyon - CPE Lyon Domaine Scientifique de la Doua, Bâtiment 308 43, boulevard du 11 Novembre 1918 69616 Villeurbanne

Mercredi 15 - vendredi 17 juin 2011

Organisation : Yann Deval, Ian O'Connor, Michel Robert ●Embarqués et Architectures Matérielles : Frédéric Petrot, Franck Wajsbürt Logiciels ●Reconfigurables : Bertrand Granado, Gilles Sassatelli Architectures ●et outils de conception AMS & RF : Patricia Desgreys, Nathalie Deltimple Méthodes ●& Tolérance de SOC/SIP : Patrick Girard, Régis Leveugle Test ● Consommation et Energie dans les SOC/SIP : Nathalie Julien, Cécile Belleudy ●Patrick Garda Systèmes hétérogènes : Ian O'Connor, ● Technologies émergentes : Jacques-Olivier Klein, Cristell Maneux ● Sécurité numérique : Guy Gogniat, ML Flottes, G. Di Natale

Mercredi 15 juin

PROGRAMME PREVISIONNEL

 10h30-11h15 : Session d’Ouverture 10h30 – 10h45 Bienvenue

10h45 – 11h 11h-11h 15

Organisation du colloque Le point sur le GDR SoC SIP

11h15-12h15: Session Exposé E1

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G. Pignault, Directeur de CPE Lyon, I.O'Connor, M.Robert I. O'Connor, M.Robert M.Robert

ARCHITECTURES RECONFIGURABLES:Bertrand Granado, Gilles Sassatelli

Jean Luc Dekeyser, LIFL, Lille"architecture parallèle dynamique et modèle de calcul" A observer ces 30 dernières années du parallélisme, il est naturel de définir trois époques incrémentales qui ont apporté chacune leur lot d’enjeux scientifiques.

I. Les supercalculateurs héritiers des années 80/90 proposent une architecture parallèle voire massivement parallèle plus ou moins répartie (du Cray au GRID5000) et les informaticiens et algorithmiciens en déduisent des méthodes, outils et algorithmes enfin d’en extraire le maximum de puissance de calcul. II. Le parallélisme envahit les puces! Apparait alors la possibilité de faire de la conception conjointe logicielle/matérielle où l’obtention des performances demande non seulement un algorithme parallèle mais aussi une architecture conceptualisée en adéquation avec cet algorithme. De nombreux travaux, y compris ceux de l'équipe DaRT ont concerné ce type d’architecture MPSoC (MultiProcessor System on Chip) III. Le nouveau défi des années 2010 de mon point de vue concernera la dynamicité du calcul parallèle. A ce jour on voit apparaitre de nouveaux composants à forte densité d’intégration et proposant une reconfiguration matérielle dynamique en temps réel (FPGA Xilinx propose un « white paper » assez instructif sur ce thème en Septembre 2010:http://www.xilinx.com/support/documentation/white_papers/wp375_HPC_Using_FPGAs.pdf). On peut aujourd’hui non seulement concevoir un architecture parallèle sur puce adaptée aux algorithmes mais aussi faire varier cette architecture en fonction de la dynamicité de l’algorithme lui-même et ce pendant son exécution proprement dite. La reconfiguration dynamique des FPGA offre théoriquement la possibilité de générer du matériel optimisé au moment où on en a besoin. C’est une nouvelle complexité à maitriser (électroniciens) et à modéliser (informaticiens). C’est un enjeu scientifique qui demande là encore la définition de méthodes, outils et algorithmes pouvant tirer parti de ces nouvelles technologies. Lors de mon exposé je conclurai par un certain nombre de questions sur lesquelles nous commençons à travailler : Qu’attend-on d’un modèle massivement parallèle sur architecture reconfigurable dynamique?  Vers une topologie dynamique?  Vers des nœuds dynamiques et hétérogènes? Quel modèle de reconfiguration parallèle ? Comment intégrer ce modèle dans un modèle de calcul massivement parallèle (sémantique du processeur virtuel, sémantique de tableaux)? Quel modèle d'exécution ( SIMD, SPMD, MSPMD...) et de reconfiguration (3D..)? 12h15–13h45 : Repas

13h 45-14h 45 : Session Exposé E2

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TEST & TOLERANCE DE SOC/SIP:Patrick Girard, Régis Leveugle

Matteo Sonza Reorda, Politecnico di Torino.« Processor testing: overview and future trends» Processor testing has been deeply investigated in the last decades by researchers and practitioners in academia and industry. This talk gives an overview of the state-of-the-art in this domain, covering not only the test performed by processor manufacturers, but more in general the test of processors (either cores or devices) within SoCs, for Incoming Inspection, and for On-line test. The growing impact of standards adopted in several safety-critical application domains is considered. Future trends in the area are finally analyzed. Dan Alexandrescu, VP Engineering, Board Member, iRoC Technologies « Fiabilité des circuits et systèmes électroniques » L'évolution inexorable des circuits micro électroniques vers les techniques nanométriques,rend les seuils de sensibilité des circuits de plus en plus critiques face aux agressions extérieures. Vu que la dépendance de notre

société vis-à-vis de la technologie électronique semble irréversible, la sûreté de fonctionnement devient un élément essentiel de la conception. La fiabilité des futurs systèmes repose en partie sur leur capacité à s'affranchir des erreurs provoquées par les inévitables perturbations, parfois provoqués par l'environnement de fonctionnement, mais également intrinsèques à la structure même du circuit. Réalisée autour de cette problématique, la présentation vise à étendre la compréhension de la fiabilité des circuits électroniques, les efforts d'amélioration et l'intégration des contraintes de sureté et fiabilité dans un long cahier de charges qui accompagne le développement d'un nouveau circuit ou système électronique.

14h45-16h : Session Poster P1 : ·Architectures Reconfigurables

Responsables : Bertrand Granado, Gilles Sassatelli (11 posters) 1.1 Auto-diagnostic and auto-repair of FPGA-based on-board computers in radiative environments: survey and novel approach - The DAGOBA project. L. Barrandon, JC. Prevotet, F. Nouvel, INSSET, IETR/INSA 1.2 Model-driven approach for automatic IP integration in dynamically reconfigurable designs G. Ochoa, EB. Bourennane, O. Labbani, LE2I Laboratory Dijon 1.3 EMA: a Key to Characterizing Process in FPGAs  F. Bruguier, P. Benoit, P. Maurine, L. Torres, LIRMM 1.4 Multi-controller reconfiguration system for FPGAs  C. Trabelsi, S. Meftali, JL. Dekeyser, INRIA 1.5 Architecture Embarquée Reconfigurable pour les communications Intra-véhicule  F.Nouvel, T. Philippe, S. Lenours, S. Pillement, IETR/INSA, IREENA, CAIRN/IRISA 1.6 Dynamic and Partial Reconfiguration Transaction-Le vel Modeling in SystemC F. Duhem, F. Muller, P. Lorenzini, Univ de Nice-Sophia Antipolis - LEAT/CNRS 1.7 Lightweight Software Services for Partial Dynamic Reconfiguration Y. Xu, O. Muller, F. Petrot, TIMA Grenoble 1.8 Management of reconfigurable multi-standards ASIP- based receiver  V. Lapotre, G. Gogniat, A. Bagdhadi, S Haddad, JP. Diguet, J. Shield, Telecom Bretagne, Lab-STICC 1.9 Utilisation des Threads dynamiques pour la modélisation de la reconfiguration dynamique  E..Dabellani, LIEN 1.10 Plateforme Reconfigurable pour Réseaux d'Actionneurs et de Capteurs Autonomes Sans-Fil  R..Daviot, N. Jacquemin, J. Perez, R. Daviot, INL 1.11 Self-organization of reconfigurable processing elements during mobile robots missions  L. Rodriguez, J. Fellus, B. Miramond, B. Granado, ETIS ·Consommation et Energie dans les SOC/SIP Responsables : Nathalie Julien, Cécile Belleudy (9 posters) 1.12 Behavorial Modeling and Optimization of Audio Amplifier  P. Russo, F. Yengui, G. Pillonnet, N. Abouchi, INL 1.13 Energy consumption optimization for autonomous mic rosensor design  V.Dupe, G. Terrasson, R. Briand, I. Estevez, ESTIA 1.14 Open-PEOPLE: Open - Power and Energy Optimization Platform and Estimator J. Guillot, E. Senn, D. Chillet, C. Belleudy, R. Ben-Atitallah, O. Zendra, C. Samoyeau, Lab-STICC, UEB- UBS, IRISA, LEAT, LAMIH, LORIA - INRIA 1.15 Towards a Power and Energy Efficient Use of Partial Dynamic Reconfiguration  R. Bonamy, D. Chillet, O. Sentieys, S. Bilavarn, CAIRN-IRISA, LEAT

1.16 An Effective Approach for Power Consumption Modelling of Complex Processor SK. Rethinagiri, RB. Atitallah, S. Niar, E. Senn, JL. Dekeyser, INRIA, Univ Valenciennes et de Bretagne, LIFL 1.17 Models for Wakeup Time and Wakeup Energy Estimation in Power-Gated Logic Clusters  V. Tovinakere Dwarakanath, O. Sentieys, S. Derrien, Univ of Rennes 1, IRISA/INRIA, Lannion 1.18 Approach for modeling embedded operating systems energy characterization  B. Ouni, HB. Rekhissa, C. Belleudy, E. Senn, Univ of Nice Sophia-Antipolis, LEAT CNRS 1.19 Power/Energy Estimator for Designing WSN Nodes with Ambient Energy Harvesting Feature  N. Ferry, S. Ducloyer, N. Julien, D. Jutel, Lab-STICC, UBS, Lorient, ERYMA Security Systems 1.20 System-ams hight-level modeling of linear analog blocks with power consumption information  L. Bousquet, E. Simeu, TIMA

16h-17h : Session Exposé E3

·CONSOMMATION ET ENERGIE DANS LES SoC SiP:Nathalie Julien, Cécile Belleudy Eric Senn, Lab-STICC, « Estimation et optimisation de la consommation des systèmes multiprocesseurs embarqués : la plateforme Open-PEOPLE »  F. Mieyeville, D. Navarro "Simulateur SystemC de réseaux de capteurs sans fil avec modèles bas niveaux" Pour étudier les contraintes liées aux réseaux de capteurs sans fil, nous présentons un simulateur haut niveau (descriptions comportementales en SystemC) appelé IDEA1. Sa caractéristique principale par rapport aux simulateurs réseaux existants est de fournir des résultats au niveau système avec un niveau de détail relativement bas niveau (couche physique). Les caractéristiques de chaque élément du noeud du réseau sont modélisés à la fois au niveau matériel et au niveau logiciel, en prenant en compte les caractéristiques temporelles et énergétiques réelles. Les résultats de simulation (latence, PDR, et énergie) sont donc précis. Ces résultats ont été comparés au simulateur NS-2 pour les aspects réseau et à des mesures expérimentales pour les aspects bas niveau. La bibliothèque actuelle est composée de plusieurs transceivers radiofréquence et microcontrôleurs, permettant de réaliser des simulations sur des plateformes diverses, commerciales ou académiques. 17h00-18h30 : Session Poster P2 :Patrick Girard, Régis Leveugle (12 posters) ·Test & Tolérance de SOC/SIP 2.1 A Hybrid Fault Tolerant Architecture for Robustness Improvement of Digital Circuits DA. Tran, A. Virazel, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, HJ. Wunderlich, LIRMM, 2.2 Méthodes statistiques pour le test en ligne des systèmes RFID UHF G. Fritz, V. Beroulle, OEK. Aktouf, D. Hely, Grenoble INP - LCIS 2.3 Optimized March Test Flow for Detecting Memory Faults in SRAM Devices Under Bit Line Coupling L. Bonet Zordan, A. Bosio, L. Dilillo, P. Girard, S. Pravossoudovitch, A. Virazel, N. Badereddine,  LIRMM, INTEL 2.4 Test and Reliability of Magnetic Random Access Memories J. Azevedo, A. Virazel, P. Girard, A. Bosio, S. Pravossoudovitch, L. Dilillo, LIRMM 2.5 Timing Issues of Transient Faults in Concurrent Error Detection Schemes  R. Possamai bastos, G. Di Natale, ML. Flottes, B. Rouzeyre, LIRMM 2.6 An approach for efficient reliability improvement of digital circuits G. S. Gutemberg, EC. Marques, LA. B. Naviner, JF. Naviner, Telecom Paritech 2.7 Optimized Robust Digital Voter in TMR Designs T. Ban, Lirida A. de B. Naviner, TELECOM-ParisTech, LTCI-CNRS 2.8 Diagnostic de fautes de circuits analogiques basé sur l'estimation non paramétrique de densité

2.9

2.10

2.11 2.12

·

2.13

2.14 2.15

2.16

2.17

Ke Huang, H. Stratigopoulos, S. Mir, TIMA Improving the Reliability of a FPGA using Fault-Tolerance Mechanism Based on Magnetic Memory (MRAM) LV. Cargnini, R. Brum, Y. Guillemenet, L. Torres, G. Sassatelli, LIRMM Conception et évaluation d'une technique de test pour un mélangeur RF L. Abdallah, H. Stratigopoulos, S. Mir, TIMA Evaluation d'un BIST d'un capteur de vision CMOS à base d'une copule non Gaussienne K. Beznia, A. Bounceur, S. Mir, R. Euler, Overall Methodology to assure Dependability of Medical Implanted Devices F. Lefloch, S. Bernard, G. Bontorin, F. Soulier, G. Cathebras, LIRMM

Sécurité numérique

Responsables : Guy Gogniat, ML Flottes, G. Di Natale (5 posters) Embedded OS Boot Protection for FPGA Platforms F. Devic, L. Torres, B. Badrignans, NETHEOS, LIRMM Efficient Key-Dependent Cryptographic Message Authentication in FPGA J. Crenne, R. Tessier, P. Cotret, G. Gogniat, JP. Diguet, Lab-STICC, Univ Bretagne-Sud, LCE A case study for distributed and efficient protection of communications in reconfigurable embedded systems P. Cotret, J. Crenne, G. Gogniat, JP. Diguet, Lab-STICC, Univ Bretagne-Sud Combinaison d'une technique de "masquage'' et technique de détection d'erreur pour l'Advanced Encryption Standard K. Bousselam, G. Di Natale, ML. Flottes, B. Rouzeyre, LIRMM New side-channel attack against scan chains Jean. Da Rolt, G. Di Natale, ML. Flottes, B. Rouzeyre, LIRMM

Jeudi 16 juin

9h-10h : Session Exposé E4

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REUNION DU COPIL du GDR de 18h à 19h

SECURITE NUMERIQUEML Flottes, G. Di Natale: Guy Gogniat,

Wayne Burleson “Hardware Security for Nanometer CMOS” As computer systems become ubiquitous, security concerns are paramount. Security systems are typically heavily layered but ultimately rely on low-level hardware primitives and assumptions. Lightweight applications such as RFID, Smart cards and Smart dust require very lightweight security primitives that can withstand a range of attacks. In this talk, we explore the design of very lightweight True Random Number Generators and Chip Identification circuits in CMOS technologies at 45nm and below. We also show side-channel vulnerabilities that arise in advanced CMOS technologies due to process variation and noise. Some existing countermeasures are shown to be weak in advanced technologies, and new countermeasures are proposed. We will discuss hardware Trojans and their potential impact on semiconductor security. Finally, we will discuss applications in Transportation Payment Systems and Implantable Medical Devices, among others.

10h-11h30 : Session Poster P3 ·Technologies émergentes Jacques-Olivier Klein, Cristell Maneux (8 posters) 3.1 Max-Rate Pipeline with Regular NASIC-based Architecture Template C. Teodorov, L. Lagadec, C. Dezan, Lab-STICC MOCS 3.2 Neuro-inspired learning of spatial image processing implemented on nano-device operators O.Brousse, M. Paindavoine, C. Gamrat, Univ Bourgogne, CEA-LIST Saclay 3.3 Magnetic Look-Up Table (MLUT) featuring Radiation Hardness, High Performance and Low Power  Y. Lakys, W. Zhao, JO. Klein, C. Chappert, Univ Paris Sud 3.4 Single Electron Device Model Library for Hybrid Circuit Design. F.Calmon, J. Etzkorn, MA. Bounouar, A. Beaumont, D. Drouin, F. Calmon, INL INSA, Univ Sherbrooke 3.5 Vertical Partial 3D Mesh-Based NoC architecture M.Bahmani, A. Sheibanyrad, F. Pétrot, TIMA 3.6 Fascicle-selective multi-contact cuff electrode O. Rossel, F. Soulier, S. Coulombe, S. Bernard, G. Cathebras, LIRMM 3.7 Les circuits asynchrones absorbent les hypothèses temporelles des circuits synchrones! A. Porcher, K. Morin-Allory, L. Fesquet, TIMA 3.8 Nanoreconfigurable logic clusters Institute of Nanotechnology University of LyonK. Jabeur, ·Logiciels Embarqués et Architectures Matérielles Responsables : Frédéric Petrot, Franck Wajsbürt (16 posters) 3.9 Evaluation des performances de Xenomai avec un décodeur H.264/AVC K. Moez, P. Kadionik, H. Levi, AB. Atitallah, IMS - ENSEIRB-MATMECA, Univ Sfax 3.10 Démarche d'exploration d'architectures pour le dimensionnement d'un terminal mobile LTE A. Barreteau, S. Le Nours, O. Pasquier, Univ Nantes, IREENA 3.11 Stochastic Implementation of Turbo Decoder C. Jego, QT. Dong, M. Arzel, C. Jégo, Institut Telecom Bretagne, IPB, ENSEIRB-MATMECA 3.12 Modélisation transactionnelle d'une architecture distribuée en vue du dimensionnement des ressources de mémorisation T. Majdoub, S. Le Nours, O. Pasquier, F. Nouvel, IREENA, INSA Rennes 3.13 Système de télémétrie autonome pour prothése ortho pédique C. Lahuec, M. Arzel, Lab-STICC 3.14 Communication strategy for embedded distributed architectures based on swarm intelligence  C.Azar, Y. Lhuillier, S. Chevobbe, JP. Diguet, CEA LIST, UBS LABSTICC 3.15 Designing Parallel Interleaver architecture through Tripartite Edge Coloring Approach AH. Sani, P. Coussy, C. Chavet, E. Martin, Lab-STICC 3.16 Complete Heterogeneous MPSoC Synthesis  Y. Corre, JP. Diguet, D. Heller, Lagadec, VT. Hoang, LabSTICC, 3.17 FPGA implementation of a shuffled iterative Bit-Interleaved Coded Modulation receiver C. Jego, L. Meng, CA. Nour, J. Yang, C. Douillard, Institut Telecom Bretagne, IPB, ENSEIRB- MATMECA, 3.18 A Design Approach Dedicated to Pattern-Based and Conflict-Free Parallel Memory System  A. Briki, C. Chavet, P. Coussy, E. Martin, Lab-STICC 3.19 NoC-basDesign of an Open-Source, ed MPSoC: Open- Scale  R. Busseuil, L. Barthe, G. Marchesan Almeida, G. Sassatelli, P. Benoit, M. Robert, L. Torres, LIRMM 3.20 Design and Performance Evaluation of Mesh of Trees NoC based 8 Processors MPSoC

3.21

3.22 3.23

3.24

M. Khaddour, O. Hammami, ENSTA Graphic Rendering Application Profiling on a Shared Memory MPSoC Architecture M. Texier, D. Raphaël, K. Ben Chehida, O. Sentieys, CEA-LIST, IRISA/INRIA ALMOS: Advanced Locality Management Operating System for cc-NUMA Many-Cores G. Almaless, F. Wajsburt, LIP6-UPMC Design and Implementation of NOC Based 16 PE O. Hammami, K.Hamwi , M.H.Jabbar, M.Khaddour, A.Mzah, ENSTA ParisTech Partitionnement d'un système sur puce : une étude de cas basée sur DIPLODOCUS Feriel Ben Abdallah, G. Pedroza, L. Apvrille, Institut Telecom ParisTech

11h30–12h30 : Session Exposé E5

·

TECHNOLOGIES EMERGENTESCristell Maneux: Jacques-Olivier Klein,

Henri Happy, IEMN, « Matériaux carbonés : Quels enjeux pour l’électronique du futur ? » Depuis un peu plus de deux décennies, les matériaux carbonés tels que les fullerènes, les nanotubes de carbone, le graphène focalisent l’attention de la communauté scientifique. Grâce à leurs propriétés remarques, ces matériaux suscitent de nombreux espoirs dans différents domaines d’applications (matériaux, énergie, micro-électronique, microsystèmes, …). Malgré leurs excellentes propriétés électriques, force est de constater que les applications performantes dans le domaine des circuits électroniques tardent à venir. Cet exposé aura pour objectif de donner une vision globale de l’utilisation de ces nouveaux matériaux dans le domaine de l’électronique, en partant de la synthèse des matériaux aux applications réelles et potentielles. Les progrès réalisés ces dernières années dans ces domaines seront abordés, en mettant en évidence les points bloquants. J’évoquerai également les nouvelles opportunités offertes par ces matériaux.

14h-15h : Session Exposé E6

12h30–14h : Repas

·LOGICIELS EMBARQUES ET ARCHITECTURES MATERIELLES: Frédéric Petrot, Franck Wajsbürt Eric Flamand ST , Défis et solutions pour une plateforme de calcul de type "many cores" dédiée à l'embarqué en technologie avancée. Résumé: La densité de portes par mm2 ainsi que les contraintes amenées par les procédés de fabrication les plus avancés (variabilité, budget thermique et puissance, ...) rendent de plus en plus attractives des solutions de calcul à base d'éléments plus ou moins identiques répliquables à volonté. Dans cet exposé nous relatons notre expérience dans le cadre du projet Platforme 2012: la vision initiale, comment elle s'est confrontée à la réalité, et ce que nous avons du faire évoluer pour que l'architecture proposée trouve ses utilisateurs.

15h–17h30 : Session Prospective / AG / exposés et table ronde

15h–17h30exposés et table ronde: AG, Session Prospective

- Introduction : Michel Robert, Claude Amra

- Rapport de prospective CNRS-INSIS sur la micro-nanoélectronique nationale aux niveaux composants, circuits et systèmes, Gérard Ghibaudo - Matériaux et Composants pour la micro-nanoélectronique Thierry Baron - Antennes et Circuits Raymond Quéré , - Systèmes matériel/logiciel Michel Robert

- Allistene GT 5 "micro&nanotechnologie" Ian o' Connor & Lionel Torres - Allistene GT 2 "Logiciels et systèmes informatiques : Conception et réalisation de systèmes matériels et logiciels" Olivier Sentieys

- Atelier les nouveaux paradigmes de traitement de l'information, (Alain Cappy), Gilles Sassatelli, Jacques-Olivier Klein

- Synthèse sur la prospective des axes du GDR SOC SIP, M. Robert & P. Garda

- Architectures systèmes , Bertrand Granado & Frédéric Petrot - Technologies émergentes et hétérogénéités Ian O'Connor & Jacques-Olivier Klein & Yann Deval - Vérification, test, tolérance aux pannes, fiabilité des SOC Patrick Girard & Régis Leveugle - Sécurité matériel/logiciel (cryptographie, agression …) Guy Gogniat - Energie, « greenSoC » Nathalie Julien & Cécile Belleudy

- Table ronde, Discussions

OPTION : REUNION DU COPIL du GDR de 18h à 19h

20h : Dîner de Gala

vendredi 17 juin

9h-10h : Session Exposé E7

·AMS &RF: P. Desgreys, N. Deltimple C. Dehollain : “Design and optimization of remotely powered RFID systems and sensor nodes” Résumé : The aim of this presentation will be to explain how it is possible to implement remotely powered RFID systems and sensor nodes. The first part of the talk will be dedicated to the remote powering operation which allows obtaining an unlimited life time of operation of the passive tag or of the sensor node as no battery is used in the tag or in the sensor node. The AC input signal is transformed in a DC signal thanks to the rectifier. An equivalent electrical model of the rectifier will be presented. The second part of the talk will be dedicated to the half-duplex wireless communication. The uplink communication from the tag to the base station, also called reader or interrogator, is based on the modification of the input impedance of the tag (or of the sensor node) connected to the antenna according to the information to be sent from the tag to the reader. This uplink communication is called backscattering for electro-magnetic coupling between the tag and the reader, and load modulation for magnetic coupling. It will be shown why this technique is efficient to decrease drastically the power consumption of the passive tag and of the sensor node. An example of implementation in CMOS SOS technology of a RFID system operating at 2.45 GHz will be given. D. Morche : “LORELEI : A Low-Power UWB Receiver with cm ranging precision” Résumé : Localisation has received considerable attention in the coming months. Up to now, narrowband RF systems have failed to offer good precision. At the opposite, UWB can offer a very good precision but it usually translates in high complexity and high power consumption receiver. Thanks to a dedicated RF architecture, LORELEI can achieve very precise ranging. After a brief introduction of localisation constraints, this talk will presents the basic principles of LORELEI architecture. Then, the design of the building blocks will be described. The measurement results will be presented before concluding.

10h-11h00 : Session Poster P4 ·Méthodes et outils de conception AMS & RF: Patricia Desgreys, Nathalie Deltimple (12 posters) 4.1 Amplificateur de Puissance Reconfigurable en Technologie CMOS pour Application Cellulaire 3GPP LTE  A. Tuffery, N. Deltimple, B. Leite, P. Cathelin, V. Knopik, E. Kerhervé, IMS, ST Ericsson 4.2 Hight voltage low power analog-to-digital conversion for adaptive architechtures of  capacitive vibration energy harvesters  R. Kkhalil-ayad, A. Dudka, D. Galayko, P. Basset, LIP6, ESIEE 4.3 Modélisation Comportementale d'un Amplificateur Opérationnel en hautes températures  S. Baccar, T. Levi, D. Dallet, V. Shitikov, F. Barbara, IMS, Schlumberger 4.4 Low Voltage Techniques for Pipelined A/D Converter  H. .Adel, M. Minerve Louerat, LIP6 4.5 Routing Methodology For Nanometric Analog CMOS Devices  S. Youssef, D. Dupuis, R. Isskander, M. Minerve LOUERAT, Univ Pierre et Marie Curie 4.6Réalisation d'un filtre Gm-C à très large bande  F..Houfaf , B. Nauta, A. Cathelin, A. Kaiser, IEMN/ISEN, STMicroelectronics, Univ of Twente 4.7 Low Power Configurable Subsampling Back-End with embedded filtering for 60 GHz receivers  B. Grave,A. Frappé, A. Kaiser, IEMN/ISEN 4.8 Wideband image rejection in digital polar architectures A. Werquin, A. Frappé, A. Flament, B. Stefanelli, A. Kaiser, IEMN/ISEN 4.9 Can large bande pour la linéarisation des amplificateurs de puissance pour station de base  G. Pham, DK. Germain, P. Desgreys, P. Loumeau, LTCI, Institut Télecom 4.10 Conception et évaluation d'une technique de test pour un mélangeur RF  L. Abdallah, H. Stratigopoulos, S. Mir, TIMA 4.11 Design and implementation of general purpose opamp using multipath frequency compensation  P..Fiedorow, P. Maige, D. Subiela, T. Tixier, N. Abouchi, INL, STMicoelectronics 4.12 Amplificateur de Classe D à entrée numérique et contrôle numérique pour l'application téléphonie mobi  R. Cellier, INL

·Systèmes hétérogènes: Ian O'Connor, Patrick Garda (11 posters) 4.13 Modeling of Distortions Using Voltage or Current Driving Microspeakers  E. Sturtzer, G. Pillonnet, N. Abouchi, INL 4.14 A Scalable and Effective Routing Algorithm for Multi-FPGA Based Large Scale NoC  Z. Ge, J. Tan, V. Fresse, F. Rousseau, S. Yao, ASIC Design Center, Labo Hubert  Curien 4.15 A meta-optimization approach to setup a 3D thermal-aware floorplanner  F. Frantz, L. Labrak, I. O'Connor, INL 4.16 A new method for image sensor simulation  Z. Feng, D. Navarro, I. O'connor, INL 4.17 High Data Rate Wireless Sensor Networks Research  N. Zhu, W. Du, D. Navarro, F. Mieyeville, I. O'Connor, INL 4.18 Model based design of Imager Pixel Matrix  V. Viswanathan, L. Labrak, F. Frantz, D. Navarro, I. O'connor, INL 4.19 IDEA1: un simulateur au niveau système pour les réseaux de capteurs sans fil  W. Du, D. Navarro, F. Mieyeville, I. O'Connor, INL 4.20 A multi-layered design exploration approach for heterogeneous MP SOC architectures  L. Ost, G. Marchesan Almeida, L. Soares Indrusiak, G. Sassatelli, P. Benoit, M. Robert, F.  Moraes, LIRMM, University of York, FACIN - PUCRS 4.21 Making easier heterogeneous CPU/FPGA architectures design  G. Afonso, RB. Atitallah, JL. Dekeyser, EAD, LAMIH, LIFL, 4.22 Développement de capteurs intelligents à base de MEMS: expérimentation d'un micro-  accéléromètre à conversion analogique-numérique directe  F. Mailly, O. Leman, L. Latorre, P. Nouet, LIRMM

11h-12h : Session Exposé E8

·SYSTEMES HETEROGENES: IanO'Connor Patrick Garda Badhise Ben Bakir LETI DOPT photonique intégrée “Optical Communications with 200mm hybrid technology” For about ten years, we have been developing InP on Si devices under different projects focusing first on µlasers then on semicompact lasers. For aiming the integration on a CMOS circuit and for thermal issue, we relied on SiO2 direct bonding of InP unpatterned materials. After the chemical removal of the InP substrate, the heterostructures lie on top of silicon waveguides of an SOI wafer with a separation of about 100nm. Different lasers or photodetectors have been achieved for off-chip optical communication and for intra-chip optical communication within an optical network. For high performance computing with high speed communication between cores, we developed InP microdisk lasers that are coupled to silicon waveguide and produced 100µW of optical power and that can be directly modulated up to 5G at different wavelengths. The optical network is based on wavelength selective circuits with ring resonators. InGaAs photodetectors are evanescently coupled to the silicon waveguide with an efficiency of 0.8A/W. The fabrication has been demonstrated at 200mm wafer scale in a microelectronics clean room for CMOS compatibility. For off-chip communication, silicon on InP evanescent laser have been realized with an innovative design where the cavity is defined in silicon and the gain localized in the QW of bonded InP hererostructure. The investigated devices operate at continuous wave regime with room temperature threshold current below 100 mA, the side mode suppression ratio is as high as 20dB, and the fiber-coupled output power is ~7mW. Direct modulation can be achieved with already 6G operation. Norbert Noury "Le GDR STIC Santé - Capteurs Vêtements Habitats Réseaux Intelligents en Santé

12h-12h30 : Session de Clôture : annonces journées, présentation courte interactions RO,…