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Cathy Paitel

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• Publié par: Mechag
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• Langue: Français

Extrait

InstitutMatériauxMicroélectroniqueNanosciencesde Provence PROPOSITION DE SUJET DE THESE

DEPARTEMENT MICRO ET NANOELECTRONIQUE Titre du sujet: Générateur de suites binaires aléatoires à basse consommation. Approche conception Partenaires: IM2NP site ISEN_Toulon / INVIA Encadrants:Edith Kussener (IM2NP), Hervé Barthélemy (IM2NP), Benjamin Duval (INVIA) Financement :REGION-OSEO-FEDER. Inscription :Université de Toulon Descriptif : Les générateurs de suites binaires aléatoires constituent la partie primordiale d’un système cryptographique. Ils sont utilisés surtout pour générer les clés confidentielles ou les vecteurs d’initialisation, mais également dans différents protocoles pour le stockage et la transmission sécurisés de l’information. La vitesse (le débit), la qualité des suites générées (le biais, la corrélation), la sécurité (résistance contre les attaques et les défauts de fonctionnement) et la consommation (statique et dynamique par bit généré) jouent un rôle essentiel dans le choix d’un générateur. La sécurité du système cryptographique augmente si un tel système peut être réalisé dans un seul circuit. Nous proposons d’orienter la thèse vers la recherche de nouveaux principes pouvant être utilisés pour la génération de nombres aléatoires à basse consommation, intégrés dans des circuits analogiques. En ce qui concerne les générateurs utilisant les composants analogiques, un grand nombre de méthodes a été proposé dans la littérature, parmi lesquelles : l’amplification directe d’une source de bruit thermique, le pilotage d’un oscillateur contrôlé en tension (VCO pour « Voltage Controlled Oscillator ») par un signal bruité, l’extraction du jitter non déterministe d’une PLL et les générateurs basés sur le chaos (en temps continu ou discret). L’objectif de ce travail de thèse est la recherche et la sélection de la source d’aléa et la conception d’un générateur de suites binaires aléatoires à faible consommation, enfoui dans un circuit intégré analogique (l’utilisation de composants externes est prohibée). Le débit de ce générateur n’est pas considéré comme une contrainte prioritaire et il peut être relativement faible. L’application visée étant pour des produits RFID (Radio Frequency Identification), la consommation associée devra être la plus réduite possible avec une limitation maximale de 5 à 10μA pour un débit de l’ordre de 10 Kbits/s. Le travail de recherche se fera en étroite collaboration avec un doctorant (en thèse CIFRE) de l’équipe Systèmes Embarqués Sécurisés du Laboratoire Hubert Curien, UMR5516 CNRS Université Jean Monnet, dont le sujet abordera l’étude et la modélisation de sources d’aléa disponibles. Sélection d’une source d’aléa et évaluation de sa qualité, ainsi que l’estimation de l’entropie par bit obtenue et enfin la proposition de tests statistiques optimisés pour cette source d’aléa. La thèse se déroulera en trois étapes principales : _ la première année sera consacrée à l’étude de l’état de l’art avec comme point final la réalisation de tout ou partie d’un générateur de suites binaires aléatoires embarquant des fonctionnalités innovantes, notamment en terme de faible consommation. La plus value associée à ces innovations résultera des choix d’architectures proposées par les parties modélisation et conception et des résultats qui en découlent, _ la seconde année exploitera les premiers résultats du silicium avec pour objectif la réalisationde la version finale d’un RNG innovant en technologie CMOS standard _ la dernière année sera consacrée aux tests, à la mise en valeur des résultats obtenus, à la validation de l’architecture retenue et à la rédaction du manuscrit de thèse. Ce travail de recherche se verra obligatoirement associé à un certain nombre de publications en conférences et/ou en journaux internationaux Contact : [e-mail] ou [e-mail]

IM2NP UMR 6242 CNRS–Universités d’Aix-Marseille Paul Cézanne, Provence et Sud Toulon Var Faculté des Sciences et Techniques de Saint-Jérôme Case 142 13397 Marseille Cedex 20 France