Work function engineering for metal, high-K dielectric gate stacks [Elektronische Ressource] / presented by Azinwi Fet

Azinwi Fet

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• Publié par: friedrich-alexander-universitat_erlangen-nurnberg
• Publié le: 01 janvier 2011
• Nombre de lectures: 15
• Langue: English
• Poids de l'ouvrage: 5 Mo

Extrait

obtain
W
I
ork
O
F
Azin
unction
D
Engineering
N
for
Presen
Metal/High-K
(German
Dielectric
degree
Gate
K
Stac
-
ks
E
Submitted
U
to:
b
the
FET
Sc
-
ho
the
ol
of
of
O
Engineering
T
of
R
the
I
Univ
G
ersit
N
y
E
F
R
riedric
ted
h-Alexander
y:
of
wi
Erlangen-Nurem
Erlangen
b
y)
erg
2011
toof
As
Dr.-Ing.
dissertation
Engineering):
appro
o
v
(Sc
ed
German
b
Referee
y:
er
the
03.11.2010
Sc
ol
ho
Dr.-Ing.
ol
Referee
of
Ryssel
Engineering
Dr.
of
W
the
y
Univ
examination:
ersit
Dean
y
ho
F
of
riedric
Prof.
h-Alexander
Reinhard
of
First
Erlangen-Nurem
Prof.
b
Heiner
erg
Second
Da
Prof.
y
Heik
of
B.
submission:
eb
23.04.2010
Da"
T
eitsk
wi
on
E
trolle
Grades
f?r
G
Metall/Ho
orgelegt
c
2011
h-
O
Austrittsarb
R
I
MOS
N
Stap
R
el
on
Der
Erlangen
T
des
ec
D
hnisc
K
hen
O
F
-
akult?t
N
der
E
F
I
riedric
U
h-Alexander-Univ
v
ersit?t
v
Erlangen-N?rn
Azin
b
FET
erg
-
zur
Erlangungder
Als
Dr.-Ing.
Dissertation
Dr.-Ing.
genehmigt
Prof.
v
hen
on
Beric
der
eiter
T
B.
ec
ec
hnisc
akult?t:
hen
German
F
terstatter:
akult?t
Ryssel
der
h
Univ
Heik
ersit?t
eb
Erlangen-N?rn
T
b
hnisc
erg
F
T
Prof.
ag
Reinhard
der
Erster
Einreic
h
h
Prof.
ung:
Heiner
23.04.2010
Zw
T
Beric
ag
terstatter:
der
Dr.
Promotion:
o
03.11.2010
W
Dek
er
an2
2
2
Vt
x 2
x
Vt
can
dimensions
simple
has
stac
b
implan
een
semiconductor
k
in
ey
is
to
high-k
the
oth
semiconductor
e
industry
with
b
explanations
eing
trolling
able
oltage
to
studied
deliv
ks
er
the
b
in
etter
hiev
p
devices,
erforming
ab
electronics
dielectrics
at
review
reduced
high-k
costs.
prop
A
explanation
t
EWF
the
is
time
threshold
of
results
writing,
metal/high-k
CMOS
implan
man
trolled.
ufacturing
single
tec
devices
hnology
A
is
gate
at
of
the
devices.
32
ed
nm
e
no
V.
de,
the
whic
cult
h
ed
requires
Dieren
an
v
SiO
then
scaling
for
gate
metho
insulation
then
thic
con
kness
k
of
estigated
less
v
than
of
1
harge
nm.
a
A
c
t
an
suc
y
h
gate
thic
y
k-
the
nesses,
e
the
allo
direct
of
tunneling
for
gate
and
leak
a
age
sc
curren
ed
t
TiN/HfO
is
k
extremely
an
high
out
(ab
for
o
or
v
than
e
wn
1
ac
A/cm
EWF
uous
4.0
),
study
leading
discussion
to
for
high
the
p
of
o
follo
w
y
er
MOS
consumption.
prop
T
the
o
shift
o
ks
v
and
ercome
t
this
shift
problem,
V
industry
for
consensus
EWF
has
and
b
the
een
mec
to
gate
replace
on
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in-
tin
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b
dulation
y
dopan
high
The
p
b
ermittivit
on
y
y
(high-k)
oltage
dielectrics.
is
Hafnium-based
the
high-k
summarizes
dielectrics
presen
are
ok
fa
vii
v
doping
ored
transistor
for
stac
this
b
substitution.
ion
The
tation
con
EWF
v
b
en
con
tional
This
p
ws
olysilicon
use
gate
a
has
metal
also
b
b
PMOS
een
NMOS
replaced
in
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gate-rst
y
tegration
a
heme.
metal
uorine-dop
gate
TiN/HfSiO
in
or
order
of
to
stac
eliminate
ac
the
es
parasitic
EWF
eect
ab
of
5.1
c
V
harge
PMOS
deple-
F
tion
NMOS
in
lan
the
um-dop
p
TiN/HfSiO
olysilicon/high-k
gate
in
ks
terface.
hiev
This
an
no
of
v
out
el
e
gate
This
stac
starts
k
a
is,
of
ho
need
w
high-k
ev
and
er,
di-
device
y
instabilit
do
during
not
y
stable
their
to
tegration,
high
w
temp
b
erature
a
(1000
of
?
devices.
C)
t
anneals
osed
used
for
in
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semiconductor
oltage
pro
in
cessing.
stac
A
are
ma
analyzed
jor
a
dif-
consisten
cult
explanation
y
the
is
is
the
osed.
c
arious
hange
ds
in
con
the
the
transistor
are
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v
an
oltage
of
Con
EWF
Abstract
trol
dev
hanism
ed.
eects
elop
after
The
source/drain
of
anneals,
stac
whic
doping
h
the
implies
is
a
v
shift
and
of
v
the
mo
eectiv
with
e
arious
w
ts
ork
demonstrated.
function
result
(EWF)
doping
of
y
the
tation
gate
c
electro
mobilit
de.
and
for
v
NMOS
of
and
transistor
PMOS
also
devices.
and
In
nal
this
hapter
w
the
ork,
and
it
ts
is
outlo
sho
on
wn
dielectrics.
that
b2
2
2



2


f?r
h
orgestellt
stetige
Ansc
Sk
h
alierung
einer
des
Mo
MOS
on
T
Ionenimplan
ransistors
einstellen.
immer
Sk
leistungsf?higere
he
Elektronik
v
b
erden
ei
P
stetig
en.
sink
eine
enden
TiN/HfSiO
Preise
en?tigte
an
dieser
bieten
v
zu
tes
k
erden
?nnen.
en
Zurzeit
trolle
b
hanism
endet
Austrittsarb
sic
und
h
Einsc
die
die
CMOS-F
Herstellungsv
ertigung
So
b
ungef?hr
ei
mit
der
)
32-nm-T
k
ec
5,1
hnologie,
t
die
erden
eine
Hindernisse
SiO
h-
eruh
Ph
-Gate-Oxiddic
?b
k
er-
e
und
v
der
on
elt.
ungef?hr
erfahren
1
eit
nm
des
f?r
hlagen.
MOS
tersuc
T
mittels
ransitoren
Elemen
v
Im-
erlangt.
eglic
Bei
T
solc
hliessenden
hen
zusam-
durc
Oxiddic
einem
k
mit-
en
einstellen
f?hren
sic
steigenden
v
Gate-Lec
e
kstr?me
T
(?b
Lan
er
(TiN/HfO
1
Stap
A/cm
PMOS-Bauelemen
b
die
)
v
zu
V
hohem
erreic
Energiev
erden.
er-
eit
brauc
Probleme
h.
und
Der
In-
L?sungsansatz
ho
der
zuerst
Industrie
wird
b
des
esteh
ehandelt.
t
die
darin
Austrittsarb
SiO
hiebung
Halbleiterindustrie
erglic
durc
einfac
h
zur
ein
ersc
Dielektrikum
wic
mit
ersc
h?herer
hlagenen
Dielektrizit?tsk
K
onstan
Austrittsar-
te
erden
(ho
eine
c
on
h-
v
der
h
Dielektrik
der
a)
ungen
zu
on
ersetzen.
tation
Auf
ersc
Hafnium
v
basierte
Einuss
Dielektrik
tation
a
wie
sind
eit
hierf?r
erhalten
fa
un
v
Im
orisiert.
w
Dadurc
erzielten
h
und
ist
a
ein
ei
dic
Gate-rst
k
erfahren,
eres
tel