Analyse statistique des communications sur puce
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Analyse statistique des communicationssur puceAntoine Scherrer - LIPThese e ectue dans COMPSYS sous la direction de Tanguy Risset (LIP)et Antoine Fraboulet (CITI)co- nance par ST Microelectronics29 septembre 200429 septembre 2004 Journee des doctorants du GDR ARPPlan de la presentationIntroductionGeneration de generateurs de tra cModelisation du tra cPerspectivesLaTeXWarning: Reference‘mysld@lastslide’onpage2unde nedA—1Introduction Generation de generateurs de tra c Modelisation du tra c Perspectives29 septembre 2004 Journee des doctorants du GDR ARPContexteNos travaux concernent les systemes sur puces (SoC) : Di erents compo-sants sur une mˆeme puce de siliciumμProc μProc DSP ASICInterconnect (Bus/Réseau)RAM RAM Reconfigurable Contraintes speciques (rapidite, surface, consommation) Complexite croissante (Loi de Moore) Contraintes de temps de conception tres fortes (Time To Market) ⇒ Reutilisation de composantsLaTeXWarning: Reference‘mysld@lastslide’onpage3unde nedA—1Introduction Generation de generateurs de tra c Modelisation du tra c Perspectives29 septembre 2004 Journee des doctorants du GDR ARPParadigmes de conception Flot de conception par ra nementComposant(Proc,RAM,...) Reutilisation de composants virtuels (IP) Description de composantsBrochage (VCI / OCP) Decouplage calculs/communications Wrapper ⇒ Interfaces standard (VCI, OCP, STBus) Brochage réseau Necessite d’une couche d’adaptation ...

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Langue Français

Extrait

Analyse statistique des communications sur puce
Antoine Scherrer - LIP
Th`eseeectu´edansCOMPSYSsousladirectiondeTanguyRisset(LIP) et Antoine Fraboulet (CITI)
co-finan ´ ST Microelectronics ce par
29 septembre 2004
Mode´lisationdutrac
Perspectives
Plandelapre´sentation
29 septembre 2004
Ge´n´erationdeg´en´erateursdetrac
Introduction
Iudtctnoreuatders´eegern´tarednoiGnoi´ne´cPerspecondutrae´ilasitrtaMcdoslmyencrefeReg:ninraWXeTaLsevit1
Journ´eedesdoctorantsduGDRARP
nedAndege2unoapdietsls@dal
eferng:RarniTeXWaL
Journee des doctorants du GDR ARP ´
Introduction G´ene´rationdeg´ene´rateursdetracMode´lisationdutracPerspectives
29 septembre 2004
Contexte
Contraintessp´eciques( rapidit´e,surface,consommation ) Complexit´ecroissante(LoideMoore) Contraintesdetempsdeconceptiontr`esfortes(TimeToMarket) R´eutilisationdecomposants
Nos travaux concernent les syste`messurpuces (SoC):Die´rentscompo-sants sur une meˆme puce de silicium
ndeA1e3agdeundelinpol@dlstsaecnesym
arXWTeLaef:RngnisrePcarsevitcepdeotslie4unnpagecmrenel@sasydl´eentiradeoneng´nIdortitcu´GnoMod´elisationdute´aretrudstearc
29 septembre 2004
Flot de conception par raffinement
R´eutilisationdecomposantsvirtuels(IP) Description de composants
Decouplage calculs/communications ´ Interfaces standard (VCI, OCP, STBus)
1
Journe´edesdoctorantsduGDRARP
Paradigmes de conception
edAden
Ne´cessite´dunecouchedadaptation Lien entre composant et interconnexion Adaptation d’interfaces
aretrudsed´gnee´´erationtionG´enrtnIcudo
29 septembre 2004
Interconnexions sur puce Journe´edesdoctorantsduGDRARP
LesinterconnexionsclassiquesdesSoC(Buspartage´)nesontplus suffisantes car elles ne sont pas scalables .
Deve´ritables microre´seaux (NoC)sontdonc`al´etudepourpalierles limitations des bus.
R´seau e
Bus
e5agdeunedn1Al@dlstsaedilpnoeferng:RmysenceseaLtcviraineTWXrautndiopersPecoMcartetasile´d
docunIrttion´eraG´entionaLsevitcinraWXeTrautndiopersPeccoMtearsita´dleen´edeg´ursdrate
Mon travail en cours : Ge´n´tideg´en´erateurdetrac `apartir era on de traces d’utilisation (en colaboration avec ST Microelectronics)
29 septembre 2004
Probl´ematique
Journe´edesdoctorantsduGDRARP
´ Param´etrageetdimensionnementrapidedesreseauxsurpuces tailles de buffer e´coulementsdetrac
Acce´l´ererlessimulations
Optimiser les interfaces entre les composants et l’interconnexion
Notre approche : Analyseretmod´eliserletracsurlapuce afin dapporterdese´le´mentsdere´ponse`acesproble`mes
e6agdeunedn1Adll@sastiledopnng:Referencemys
cePtuaroidnsitaTeXWesLactivrspeetare´ne´gednoiteld´Mocraetsdurnuedndeopnga7e
Introduction
Mod´elisationdutrac
Perspectives
A1
Journe´edesdoctorantsduGDRARP
Plandelapre´sentation
29 septembre 2004
Ge´nerationdeg´ene´rateursdetrac ´
refeecneinraR:gntsasdeliysm@lldIntrdocuitno´Gnee´ar
sertcadnsentioObteRARPduGD92esrotcstnadee´odse4J00rnouempte2brnoitasilPcartudtiecspereXaTsLveni:gaWnrercneRefsld@emyslidlasttnIduroioct´enGern´taoidngee´´nretaeursdetracMod´e
Simulation de circuit dans SocLib Descriptiondecomposantsaucyclepr`es Moteur de simulation SystemC Possibilite´dinse´rerun espion aux interfaces pour enregistrer le trafic
Emulation de circuit Eectue´surdes armoires de FPGA Le comportement du circuit est reproduit exactement Enregistrement des variations de signaux aux interfaces (VCD)
Ad1ene8undpageeon
:RngerefceenysmaLWXeTinra
Compilation
29 septembre 2004
Journ´eedesdoctorantsduGDRARP
(1)
GT
de
Introduction
Ge´ne´rationde´´rateursdetrac gene
Mod´elisationdutrac
Perspectives
npodelitsas@lld1Adenednu9ega
noitrtudPIctanposrruedtciteicosnLGv´eeenX´aeTrrantWiaodngee´´nretauesrdetracMod´elisanu01egapAdened
Introduction
Mode´lisationdutrac
29 septembre 2004
Ge´ne´rationdeg´en´erateursdetrac
Journ´eedesdoctorantsduGDRARP
Plandelapr´esentation
1
Perspectives
eRefni:geymercnlastsld@eonslid
´ernesed00e2ou4JudstARDGtcodnaroestpmerb92aseedebd`elRPMo1Adene
Variablesdumode`le Suite des tailles de transactions (en mots) : S t Suitedestempsinter-arrive´es(encycles): T t
Formalisation S t et T t sontdesvariablesal´eatoires inde´pendantes Ils forment des processus stationnaires (au sens large) Loi marginale (Distribution des valeurs) Autocovariance,densite´spectraledepuissance
Point dur De´terminerunmod`eledeprocessusparame´trique adapt´e aux traces de communications sur puce Compromisentresimplicite´etabilite´dumod`ele
G´entionoducIntrnee´ed´gitnoe´arMocraetsdurteraartudnoitasile´dctivesLacPerspegnR:fereeTWXrain@lldtsasceenysm1egadnu1edilpno
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