cours-sm04

Astauffe

Description

„„„„Unité de traitementSystème numériqueDéclaration et description fonctionnelleSchéma et déclaration additionnelleRé[e-mail]ème numériqueUn système numérique est un système logique qui n’opère pas sur des bits individuels mais sur des ensembles de bits: les motsCe système admet une décomposition en deux parties:- une unité de traitement de données ou, plus simplement, unité de traitement- une unité de commandeLa réalisation câblée de l’unité de traitement résulte de l’interconnexion de composants combinatoires et séquentiels. Ces composants constituent respectivement les ressources de calcul et les registres de transfert de l’unitéde traitement.1Système numériqueLa méthode de synthèse de l’unité de traitement s’effectue en trois étapes:1) Déclaration des registres et des ressources de l’unité de traitement puis description fonctionnelle du systèmenumérique à l’aide d’un organigramme2) Construction du schéma de l’unité de traitement et déclaration d’éventuels registres et ressources additionnels3) Réalisation de l’unité de traitement à l’aide de composants combinatoires et séquentielsApplication: division de deux nombres entiers positifs de 8 bitsDEBUTQ:=0-8R:=2 XI:=0R:=2R-YnonR<0ouiQ:=2Q Q:=2Q+2R:=2R+Y R:=2R-YI:=I+1nonI=7ouinonR<0ouiR:=R+Y Q:=Q+1FINalgorithme de la division X = Q .Y + R2Déclaration et descriptionLe système numérique capable de réaliser l’algorithme de la division ...

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Extrait

Unité de traitement

„ Système numérique „ Déclaration et description fonctionnelle „ Schéma et déclaration additionnelle „ éRlasiation

[e-mail]

Système numérique Un système numérique est un système logique qui n’opère pas sur des bits individuels mais sur des ensembles de bits: les mots Ce système admet une décomposition en deux parties: -une unité de traitement de données ou, plus simplement, unité de traitement -une unité de commande La réalisation câblée de l’unité de traitement résulte de l’interconnexion de composants combinatoires et séquentiels. Ces composants constituent respectivement les ressources de calcul et les registres de transfert de l’unité de traitement.

1

Système numérique

La méthode de synthèse de l’unité de traitement s’effectue en trois étapes:

1) Déclaration des registres et des ressources de l’unité de traitement puis description fonctionnelle du système numérique à l’aide d’un organigramme

2) Construction du schéma de l’unité de traitement et déclaration d’éventuels registres et ressources additionnels

3) Réalisation de l’unité de traitement à l’aide de composants combinatoires et séquentiels

Application: division de deux nombres entiers positifs de 8 bits DEBUT Q := 0 R := 2 -8 X I := 0 R := 2R - Y R < 0  non oui Q := 2Q Q := 2Q + 2 R := 2R + Y  R := 2R - Y I := I + 1 I = 7  non oui R < 0  non oui R := R + Y Q := Q + 1 FIN algorithme de la division X = Q .Y + R

2

Déclaration et description

Le système numérique capable de réaliser l’algorithme de la division lorsque l’ordre d’exécution E est donné (E=1), nécessite les registres suivants: -un registre 8 bits A7:0 comme accumulateur pour les résultats intermédiaires et le reste R de la division -un registre 8 bits B7:0 pour le dividende X et le résultat final Q de la division -un registre 8 bits C7:0 pour le diviseur Y -un registre 1 bit F comme indicateur de fin de division -un registre 3 bits I2:0 comme compteur d’indice

F<=1 E A<=0, B<=X C<=Y, F<=0, I<=0 , (A,B)<=(A,B)*2, B(0)<=0 A<=A-C A(7) (A,B)<=(A,B)*2, B(0)<=0 A<=A+C, I<=I+1 I7 A(7) A<=A+C

B(0)<=1 (A,B)<=(A,B)*2, B(0)<=0 A<=A-C, I<=I+1

B(0)<=1

organigramme avec I7=I(2).I(1).I(0)

3

Schéma et déclaration

Y F C7:0  I2:0

AU X A7:0 B7:0

Ressource supplémentaire: -une unité arithmétique AU pour l’addition et la soustraction du diviseur au résultat intermédiaire

Réalisation

operation description OP0 NOP OP1 F <= 1 OP2 A <= 0, B <= X, C <= Y, F <= 0, I <= 0 OP3 (A,B) <= (A,B) * 2, B(0) <= 0 OP4 B(0) <= 1 OP5 A <= A + C OP6 A <= A - C OP7 A <= A + C, I <= I + 1 OP8 A <= A - C, I <= I + 1

table des opérations

S(3:0) 0000 0001 0010 0011 0100 0101 0110 0111 1000

4

Réalisation Opérations effectuées par le registre A: A <= A   A <= 0 A <= A*2, A(0) <= B(7) A <= AU

Table des opérations du composant séquentiel 8 bits correspondant: operation CLEAR HOLD S-CLEAR SHIFT LEFT LOAD

description Q(7:0) := 00000000 Q(7:0) <= Q(7:0) Q(7:0) <= 00000000 Q(7:0) <= Q(6:0),L Q(7:0) <= D(7:0)

Réalisation Registre A7:0

symbole VHDL

CLR S1 1 - 0 0 0 0 0 1 0 1

S0 - 0 1 0 1

5

architecture RTL

Réalisation Opérations effectuées par le registre B: B <= B B <= X B <= B*2, B(0) <= 0 B(0) <= 1

Table des opérations du composant séquentiel 8 bits correspondant:

description CLR S1 1 - 0 0 0 0 0 1 0 1

operation description CLEAR Q(7:0) := 00000000 HOLD Q(7:0) <= Q(7:0) LOAD Q(7:0) <= D(7:0) SHIFT LEFT 0 Q(7:0) <= Q(6:0),0 S-PRESET BIT 0 Q(7:0) <= Q(7:1),1

S0 - 0 1 0 1

6

Réalisation

Registre B7:0

symbole VHDL

architecture RTL

7

Réalisation Opérations effectuées par le registre C: C <= C   C Y <=

Table des opérations du composant séquentiel 8 bits correspondant:

operation CLEAR HOLD LOAD

description Q(7:0) := 00000000 Q(7:0) <= Q(7:0) Q(7:0) <= D(7:0)

Réalisation Registre C7:0

symbole VHDL

CLR 1 0 0

S - 0 1

8

architecture RTL

Réalisation Opérations effectuées par le registre F: F <= F F <= 0 F <= 1  

Table des opérations du composant séquentiel 1 bit correspondant:

operation CLEAR HOLD S-CLEAR S-PRESET

description Q := 0 Q <= Q Q <= 0 Q <= 1

CLR S1 1 - 0 0 0 0 0 1

S0 - 0 1 0

9

Réalisation

Registre F

symbole VHDL

architecture RTL

10

Réalisation Opérations effectuées par le registre I: I <= I I <= 0 I <= I + 1

Table des opérations du composant séquentiel 3 bits correspondant:

operation CLEAR HOLD S-CLEAR COUNT

description Q(2:0) := 000 Q(2:0) <= Q(2:0) Q(2:0) <= 000 Q(2:0) <= Q(2:0) + 1

Réalisation Registre I2:0

symbole VHDL

CLR S1 1 - 0 0 0 0 0 1

S0 - 0 1 0

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