Integration of ultrathin silicon chips [Elektronische Ressource] / vorgelegt von Kaspar Hungar

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• Publié par: rheinisch-westfalischen_technischen_hochschule_-rwth-_aachen
• Publié le: 01 janvier 2009
• Nombre de lectures: 46
• Langue: Deutsch
• Poids de l'ouvrage: 4 Mo

Extrait

Integration of Ultrathin Silicon Chips









Von der Fakultät für Elektrotechnik und Informationstechnik
der Rheinisch-Westfälischen Technischen Hochschule Aachen
zur Erlangung des akademischen Grades eines
Doktors der Ingenieurwissenschaften
genehmigte Dissertation











vorgelegt von
Diplom-Ingenieur
Kaspar Hungar
aus Köln







Berichter: Universitätsprofessor Dr. rer. nat. W. Mokwa
Universitätsprofessor Dr. ir. R. W. De Doncker


Tag der mündlichen Prüfung: 15.05.2009



Diese Dissertation ist auf den Internetseiten der Hochschulbibliothek online verfügbar. Danksagung

Diese Arbeit entstand während meiner Tätigkeit als wissenschaftlicher Angestellter am
Institut für Werkstoffe der Elektrotechnik, Lehrstuhl I der RWTH Aachen.
Herrn Professor Mokwa möchte ich ganz herzlich für die sehr gute Betreuung dieser
Arbeit danken. Ich danke Herrn Professor De Doncker für die Übernahme des Koreferats
und das meiner Arbeit entgegengebrachte Interesse.
Mein Dank gilt auch Dr. Uwe Schnakenberg, der durch seine Anregungen zum
Gelingen dieser Arbeit beigetragen hat.
Für die gute Zusammenarbeit danke ich meinen Kollegen Dennis Ellersiek, Gerald
Ganske, Mirko Grabowski, Dr. Mirko Hofmann, Dr. Gökhan Kizilirmak, Christian Koch,
André van Ooyen, Roland Schlierf, Dr. Gerd Spanier, Dr. Börge Wessling, Jan Watzlaw
und Ingo Klammer. Besonders möchte ich mich bei den Kollegen des AVT-Labors Holger
Fassbender und Uli Nolten für die intensive Unterstützung bedanken. Mein besonderer
Dank gilt Andreas Buchenauer für die hilfreichen Tipps zu allen Simulationsfragen.
Auch danke ich Dr. Jochen Bauer vom Fraunhofer Institut IMS für die Unterstützung
bei der Durchführung von Lötversuchen.
Ich danke allen Studienarbeitern und Diplomanden, die unermüdlich zum Erfolg dieser
Arbeit beigetragen haben. Insbesondere danke ich Frank Fuders für die Optimierung der
Chipdünnung im Rahmen seiner Diplomarbeit.
Besonders möchte ich mich bei den Kolleginnen und Kollegen des Zentrallabors für
Technologie für die gute Unterstützung bei der Probenherstellung bedanken, insbesondere
bei Dorothee Breuer, Renate Butterweck, Petra Grewe, Ewa Sekula, Georg Dura, Reinhard
Körfer und Achim Malzahn.
Auch möchte ich den Mitarbeitern der mechanischen und elektrischen Werkstätten für
ihre schnelle und hilfreiche Unterstützung danken, vor allem danke ich Karl-Heinz
Stellmach, Jochen Heiss und Hartmut Pütz.
Von Herzen möchte ich meiner Familie und meinen Freunden für die Unterstützung
während meiner Promotionszeit danken. Mein allergrößter Dank gilt meiner Freundin
Beate, die mir trotz der vielen Entbehrungen stets zur Seite stand und die nötige Kraft
gegeben hat, diesen außergewöhnlichen Lebensabschnitt der Promotion erfolgreich
abzuschließen.


Kelsterbach, Mai 2009 Kaspar Hungar


Table of Contents V


TABLE OF CONTENTS

1 INTRODUCTION .................................................................................................................................. 7
1.1 MOTIVATION ...................................................................... ............... 7
1.2 STATE OF THE AR T................................................................... .......... 10
1.2.1 Ultrathin silicon chips and flexible systems ....................................... ...... 1.1........
1.2.2 Gold/tin soldering ................ . . . . . . . . . . . . . . . . .......................... ............ 21
1.2.3 Simulations based on the finite element method ................................... .. 3.1...............
1.3 OBJECTIVES OF THE WOR K................................................................................................ .......... .3.4........
2 FUNDAMENTALS ..............................................................................................................................37
2.1 GOLD/TIN SOLDERING ................................................................ ....... .3.7...
2.2 DEFORMATIONS IN FLEXIBLE SYSTEM S................................................... .4.8. ......................
2.3 EFFECTS OF CRYSTAL DAMAGE ON FLEXIBIL IT.Y................................................ ................. 51
3 SAMPLE PREPARATION .....................................................................................................................55
3.1 SAMPLE DESIGN..................................................................... ........... 55
3.2 FABRICATION OF ULTRATHIN SILICON CHIPS AND POLYIM ITDAEPES .................................. .... .5.9..........
3.2.1 Fabrication of tracks, bumps, and silicon trenche.s ................................ ... 5..9.............
3.2.2 Dicing-by-Thinning ........................................................ ............ 62
3.2.3 Fabrication of polyimide tapes .......... .. .. .. .. .. .. .. .. .. .. ......................................... .................. 6.8...
3.3 BUMP REFLOW AND SOLDERING PROCESS DEVELOPME N.T........................................ .......... 68
4 MODELING .......................................................................................................................................75
4.1 MATERIAL PROPERTIES FOR FINITE ELEMENT SIMULATIO N.S....................................... ......... .75
4.2 MODEL SIMPLIFICATIONS .............................................................. ..... .8.4.......
4.3 DEDUCTION OF MODEL GEOMETRY FROM SAMPLE DES IG.N...................................................... .................. .86
4.4 GEOMETRIES .................................................................................................................. ................... 89
4.5 MESHING ......................................................................... ............... 91
4.6 SOLUTION ........................................................................ ............... 92
4.7 RESULTS EXTRACTION ................................................................ ........ .9..3.
4.8 LINEARITY OF THE SIMULATION MODE L.S................................................... ..................... 94
5 DEFORMATIONS ................................................................................................................................95
5.1 GENERAL NOTES ON DEFORMATION S.................................................... .9. .6.....................
5.1. 1 Temporary deformations during reflow ......................................... ..... 9.6...........
5.1. 2 Definition of local and global deformations ...................................... ..... 9.6..........
5.2 MEASUREMENT TECHNIQUES ........................................................... ... .9..7...........
5.2.1 Measurement of chip thickness........... .. .. .. .. .. .. .. .. .. .. .. ...................................... .............. 9.7......
5.2.1. 1 Chip thickness measurement using a micrometer ga u.g.e......................................... ........9..8..........
5.2.1. 2 Chip thickness measurement using profiler scan.s. ..................................... .......9..8...
5.2.1. 3 Chip thickness measurement using an optical microopsec ................................ .....9.9.........
5.2.1. 4 Chip thickness calculated from chip weight .......................................... ..........99
5.2.2 Measurement of deformations ............................................... ..... 1.0.1........
5.2.2. 1 Chip bow measurement at room temperature ........................................ ....1.0..1......
5.2.2. 2 In-process chip bow measurement ............................................................................. ..................102
5.2.2. 3 Local deformations in chips with gold/tin line.s. ....................................... .......1.0..5VI Table of Contents

5.2.2. 4 Local deformations in chips with round gold/tin pbsu m................................... ... .1.0..9......
5.3 DEFORMATIONS BASED ON STRESS IN -APLSATED LAYERS ......................................................... .................. 109
5.3. 1 Determination of plating stress from wafer bow .................................. . 1.1.0................
5.4 REFLOW OF CHIPS WITH GO/LTDIN LINES .................................................... .................. 113
5.4.1 Simulation and measurement of chip bow in as-plated samples .....................3. ................. 11
5.4.2 Bending angle measurement during reflow in air .................................. 1.1.6.................
5.4.3 Chip bow between 20°C and 80°C (process section γ ) ............................. 1.1.8..................1
5.4.4 Chip bow at 330°C (process section G) ........................................................... ......... 1.1.9.........
5.4.5 Chip bow during ramp-down from 330°C to 280°C (process section γ ) ................ ............. 1223
5.4.6 Chip bow during ramp-down from 190°C to 20