Intrinsic hardware evolution on the transistor level [Elektronische Ressource] / presented by Jörg Langeheine

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• Publié par: ruprecht-karls-universitat_heidelberg
• Publié le: 01 janvier 2005
• Nombre de lectures: 20
• Langue: Deutsch
• Poids de l'ouvrage: 17 Mo

Extrait

DISSERTATION
submittedto the
CombinedFacultiesfortheNatural Sciences and forMathematics
oftheRupertus CarolaUniversityof
Heidelberg,Germany
forthedegreeof
DoctorofNatural Sciences
presented by
Diplom-Physicist: Jörg Langeheine
born in: Essen
Heidelberg, July 6, 2005IntrinsicHardwareEvolutionontheTransistorLevel
Gutachter: Prof. Dr. Karlheinz Meier
Prof. Dr. Norbert HerrmannZusammenfassung
IntrinsischeHardware-Evolution vonTransistorschaltungen -
Diese Arbeit stellt einen neuartigen Ansatz zur automatisierten Synthese analoger Schaltungen vor.
Evolutionäre Algorithmen werden dazu benutzt, analoge Schaltungen zu generieren, die auf einem
eigens dafür entworfenem Mikrochip, der als analoges Substrat fungiert, getestet werden. Die Tat-
sache, dass die Güte der von dem evolutionären Algorithmus generierten Schaltungen durch einen
Test auf dem oben genannten Mikrochip erfolgt, hat zwei Vorteile. Einerseits kann es den kün-
stlichen Evolutionsprozeß beschleunigen, da der Test einer Schaltung oft schneller erfolgen kann als
seine Simulation. Andererseits garantiert diese Vorgehensweise, dass die evolutionierten Schaltun-
gen tatsächlich auf einem echten Chip funktionieren. Die oben beschriebene Methode wird durch
ein Hardware-Evolutionssystem realisiert, das aus den folgenden Komponenten besteht: Einem IBM
kompatiblenComputer,aufdemderevolutionäreAlgorithmusabläuft,einerFPGAbasiertengemischt
analogen-digitalen Messkarte und dem analogen Substrat. Dieses ist durch ein Field Programmable
Transistor Array (FPTA) realisiert, dessen programmierbare Transistorzellen fast beliebig miteinan-
der verschaltet werden können. Die Abmessungen des Transistorkanals können in jeder Transis-
torzelleaus75verschiedenen Kombinationen ausgewählt werden. DerMikrochipistineinem0.6µm
CMOS Prozeß hergestellt worden und stellt vielfältige Möglichkeiten analoge Signale anzulegen und
auszulesen zur Verfügung. Die Konfiguration des FPTA wird in SRAM Zellen gespeichert, die
in die programmierbaren Transistorzellen eingebettet sind. In dieser Arbeit wird das Hardware-
Evolutionssystem fürdiekünstliche EvolutioneinerVielzahlverschiedener Schaltungstypen verwen-
det. Die Zielschaltungen sind: Logische Gatter, Schaltkreise mit einer Gauß’schen Ausgangscharak-
teristik, D/A Wandler, Tief- und Hochpaßfilter, Tondiskriminatoren und Komparatoren. Die Ergeb-
nissederExperimente werdengründlich analysiert undmitanderen publizierten Arbeitenverglichen.
Abstract
IntrinsicHardwareEvolutionontheTransistorLevel-
Thisthesispresentsanovelapproachtotheautomatedsynthesisofanalogcircuits. Evolutionaryalgo-
rithms areused inconjunction withafitnessevaluation onadedicated ASICthat serves asthe analog
substrate for the newly bred candidate solutions. The advantage of evaluating the candidate circuits
directly inhardware istwofold. First, itmayspeed uptheevolutionary algorithms, because hardware
tests can usually be performed faster than simulations. Second, the evolved circuits are guaranteed
to work on a real piece of silicon. The proposed approach is realized as ahardware evolution system
consisting of an IBM compatible general purpose computer that hosts the evolutionary algorithm, an
FPGA-based mixed signal test board, and the analog substrate. The latter one is designed as a Field
Programmable Transistor Array (FPTA) whose programmable transistor cells can be almost freely
connected. Thetransistor cellscanbeconfigured toadoptoneoutof75different channel geometries.
Thechipwasproducedina0.6µmCMOSprocessandprovidesamplemeansfortheinputandoutput
ofanalogsignals. TheconfigurationisstoredinSRAMcellsembeddedintheprogrammabletransistor
cells. The hardware evolution system is used for numerous evolution experiments targeted at a wide
variety of different circuit functionalities. These comprise logic gates, Gaussian function circuits,
D/A converters, low- and highpass filters, tone discriminators, and comparators. The experimental
results are thoroughly analyzed and discussed with respect torelated work.Contents
Introduction 1
I Foundations 7
1 CMOSAnalogCircuitDesign 9
1.1 CMOSTransistors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.1.1 Physical Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.1.2 Simple LowFrequency Transistor Model . . . . . . . . . . . . . . . . . . . 11
1.1.3 Capacitances ofCMOSTransistors . . . . . . . . . . . . . . . . . . . . . . 14
1.2 Linear Devices inCMOSTechnology . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.2.1 Resistors in CMOStechnology . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.2.2 Capacitors inCMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
1.3 CMOSSwitches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
1.3.1 SwitchParasitics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
1.3.2 Dynamic Operation: Sample and HoldCircuits . . . . . . . . . . . . . . . . 19
1.4 Simulation and Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.4.1 MOSFETModeling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.4.2 Analysis Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
1.4.3 Influence of Temperature and Device Mismatch . . . . . . . . . . . . . . . . 23
1.4.4 Comment onCircuit Simulations inEvolutionary Algorithms . . . . . . . . 24
1.5 Design Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2 EvolutionaryAlgorithmsinaNutshell 27
2.1 Biological Inspiration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.1.1 Darwinian Evolution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.1.2 Genetic Principles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.1.3 Ontogenesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.2 Overview ofEvolutionary Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.2.1 Operation Principle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.2.2 Components ofan Evolutionary Algorithm . . . . . . . . . . . . . . . . . . 32
2.2.3 Selection Schemes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
2.3 Dialects ofEvolutionary Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.3.1 Genetic Algorithms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.3.2 Evolution Strategies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
2.3.3 Genetic Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
2.3.4 A Noteon EAParameters . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
2.4 Evolutionary Algorithms asGlobal Optimizers . . . . . . . . . . . . . . . . . . . . 45
III Contents
2.4.1 Global Optimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.4.2 Model-Free Heuristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.4.3 NoFreeLunch Theorem . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
2.4.4 Implications of theStochastic Nature ofEvolutionary Algorithms . . . . . . 47
2.5 Extensions and Refinements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
2.5.1 Distributed Populations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
2.5.2 Multi Objective Evolution . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
II EvolutionSystem 49
3 ImplementationoftheFPTA 51
3.1 Rationale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
3.1.1 TheVeryIdea of the Programmable Transistor Array . . . . . . . . . . . . . 52
3.1.2 Target Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
3.2 Architecture ofthe FPTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
3.3 Programmable Transistor CellArray . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3.3.1 Transistor CellArchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . 56
3.3.2 Routing Concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
3.3.3 Programmable Transistor . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
3.3.4 SwitchDimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
3.3.5 Parasitic Devices . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
3.3.6 Layout of theProgrammable Transistor Cell . . . . . . . . . . . . . . . . . . 67
3.4 SRAMfor Configuration Storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
3.4.1 SRAMCell . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.4.2 SRAMArchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.4.3 SRAM:IO-Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
3.4.4 SRAM:Concluding Remarks . . . . . . . . . . . . . . . . . . . . . . . . . 76
3.5 IO-Cells . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.5.1 Functionality of the IO-cells . . . . . . . . . . . . . . . . . . . . . . . . . . 78
3.5.2 Architecture ofthe IO-Cells . . . . . . . . . . . . . . . . . . . . . . . . . . 80
3.5.3 Configuration ofthe IO-cells . . . . . . . . . . . . . . . . . . . . . . . . . . 81
3.5.4 Sampleand Hold U